诸暨市智慧档案馆数据中心和机房建。。

1第3章微处理器广州网站建设主要内容微处理器的一般结构；8086微处理器的组成、引脚功能；8086的内部寄存器和标志位；8086的存储器组织；实模式和保护模式的存储器寻址；80X86系列微处理器的结构特点。3§3.1微处理器的一般结构运算器算术逻辑运算，由加法器和(ALU)一些辅助逻辑电路组成指令流控制控制器时序控制，产生节拍定时信号指令译码和操作控制寄存器组存放临时数据、运算的中间结果、运算特征、操作数地址性能：8位→16位→32位(主流)→64位(趋势)主要部件4§3.28086微处理器主要内容：8086外部引线及功能；8086的内部结构和特点；8086的工作时序。58086的硬件特性16位微处理器，CMOS型，40引脚DIP封装16位数据总线，20位地址总线功耗：＋5V，360mA（低功耗型80C86仅需10mA）输入特性：输入电流≤0.01mA逻辑0：≤0.8V逻辑1：≥2.0V输出特性：逻辑0：≤0.45V，最大2.0mA逻辑1：≥2.4V，最大-0.4mA输出引脚负载能力：74HC、74ALS、74AS、74F负载≤10个74LS负载≤5个74、74S负载≤1个6一、指令流水线取指令指令译码取操作数执行指令存放结果CPU执行一条指令的过程类似于工厂生产流水线，被分解为多个小的步骤，称为指令流水线。原料调度分配生产线成品仓库出厂数据和程序指令控制器的调度分配ALU等功能部件处理后的数据存储器输出7指令流水线指令流水线有两种运作方式：串行方式：取指令和执行指令在不同的时刻按顺序执行。并行方式：取指令和执行指令可同时执行，需要有能并行工作的硬件的支持。8串行工作方式8086以前的CPU采用串行工作方式取指令1执行1取指令2执行2CPUBUS忙碌忙碌取指令3执行3忙碌空闲空闲空闲t1t0t2t3t4t56个周期执行了3条指令9并行工作方式8086CPU采用并行工作方式取指令1取指令2取指令3取指令4执行1执行2执行3BUS忙碌执行4CPUt1t0t2t3t4t5取指令5执行5忙碌忙碌忙碌忙碌忙碌6个周期执行了5条指令10并行操作的前提取指令部件和指令执行部件要能够并行工作；各部件执行时间基本相同，否则需再细分；取指令部件取出的指令要能暂存在CPU内部某个地方；指令执行部件在需要时总能立即获得暂存的指令；需要解决转移指令问题。11*超级流水线和超标量结构超级流水线指令的执行步骤分得更细，流水线长度更长例如，PIII为14个阶段，P4为20个阶段有利于提高主频转移分支时的效率？解决：分支预测、推测执行超标量结构对流水线中的关键“岗位”设置多个相同的执行单元——多个工人完成一道工序P4：倍频ALU×2，FPU×2（其中一个为并行FPU）AthlonXP：ALU×6，并行FPU×3组128086CPU的特点采用并行流水线工作方式：通过设置指令预取队列（IPQ）实现对内存空间实行分段管理：将内存分段并设置地址段寄存器，以实现对1MB空间的寻址。支持多处理器系统：8087FPU执行部件取指部件138086CPU的两种工作模式8086可工作于两种模式下，即：最小模式和最大模式。最小模式不支持8087。存储器和I/O控制信号全部由CPU产生。最大模式支持8087。CPU的部分信号线被用作8087的控制，因此需要由8288总线控制器来产生这些控制信号。注：80286以后的CPU不再区分这两种工作模式。14最小模式下的连接示意图8086CPU••控制总线数据总线地址总线地址锁存器数据总线缓冲器ALE时钟发生器8284A地址/数据82868282VccMN/MXDENDT/R15最大模式下的连接示意图8088CPU数据总线地址总线地址锁存器数据总线缓冲器时钟发生器总线控制器控制总线8284A8288ALECLKMN/MX82828286GND168288总线控制器最大模式下，8288总线控制器产生某些CPU不再提供的控制信号。8288产生的信号包括：独立的I/O控制命令：IORC、IOWC独立的存储器控制命令：MRDC、MWTC中断响应信号和总线控制信号以上三组信号取代了最小模式的：ALE、WR、IO/M、DT/R、DEN、INTA178288总线控制器逻辑框图控制逻辑命令信号产生器控制信号产生器状态译码器S0S1S2CLKAENCENIOBDT/RDENMCE/PDENALEMCE/PDEN:PIC主控级连/IO设备数据输出控制信号IOB=0时，PIC主控级连；否则，用于允许I/O总线收发器MRDC（MEMR）MWTC（MEMW）AMWCIORC（IOR）IOWC（IOW）AIOWCINTA（INTA）18二、8086CPU的引线及功能引脚定义的方法可大致分为：每个引脚只传送一种信息（如RD）电平的高低代表不同的含义（如M/IO）在不同模式下有不同的名称和定义（如WR/LOCK）分时复用引脚（如AD15～AD0）引脚的输入、输出分别传送不同的信息（如RQ/GT0）19最小模式下的主要引线MN/MX工作模式控制=0（接地）：工作于最大模式；=1（接Vcc）：工作于最小模式。20最小模式下的主要引线地址总线、数据总线：AD15～AD0：三态地址/数据复用引脚。ALE=1时作为地址线A16～A0，ALE=0时作为数据线D16～D0。传送地址时为输出，传送数据时为双向。A19-A16/S6-S3：输出，三态地址/状态复用引脚。ALE=1时作为地址线A19～A16，ALE=0时作为控制信号。21最小模式下的主要引线控制信号：WR：输出，三态写选通信号，表示CPU正在写数据到MEM或I/O设备。RD：输出，三态读信号，表示CPU正在从总线上读来自于MEM或I/O设备的数据。M/IO：输出，三态区分是读写存储器还是读写I/O端口（即地址总线上的地址是存储器地址还是I/O端口地址）。22最小模式下的主要引线DEN：输出，三态数据总线允许信号。用来打开外部数据总线缓冲器。DT/R：输出，三态表明CPU正在传送还是接收数据，用来作为外部数据总线缓冲器的方向控制；ALE：输出地址锁存允许信号，表示地址/数据总线上传输的是地址信号。以上三个信号的用法见下页图23数据/地址分离电路(最小模式)8282或’3738086BHE/S7A19-A16/S6-S3AD15-AD0OE8286或’245OEDIRD15-D0DT/RALESTBA19-A0BHE地址总线数据总线DENCPU总线系统总线24最小模式下的主要引线RESET：输入复位信号，保持4个以上时钟周期的高电平时将引起CPU进入复位过程（IF清0，并从存储单元FFFF0H开始执行指令）；BHE/S7：输出高8位数据总线允许。在读/写操作期间允许高8位数据总线D16～D8有效（即读/写数据的高8位）。READY：输入准备就绪。用于与存储器或I/O接口的同步。=0时CPU进入等待状态（插入1个或多个等待周期）。25READY引脚的作用总线周期T2T1T3T4时钟周期总线周期T2T1T3TwaitT4标准总线周期增加了等待状态的总线周期若在T3周期上升沿检测到READY=0，将插入等待周期，插入的个数取决于READY何时变为1。采样26中断请求和响应信号INTR：输入可屏蔽中断请求输入端，CPU要检查IF状态NMI：输入非屏蔽中断请求输入端，CPU不检查IF状态INTA：输出中断响应信号，表示CPU已进入中断响应周期。此信号常用来选通中断向量号。27总线保持信号HOLD：输入总线保持请求。用来直接存储器存取(DMA)。当CPU以外的其他设备要求占用总线以便访问存储器时，通过此引脚向CPU发出请求。HOLD=1时，CPU停止执行指令，并将地址/数据总线和控制总线中的所有三态控制线置为高阻状态。HLDA：输出总线保持响应。CPU对HOLD信号的响应信号。指示CPU已进入保持状态。28其他信号TEST：输入测试信号。执行WAIT指令时将测试此引脚的状态。=0时，WAIT指令相当于空操作(NOP)。=1时，WAIT指令将重复测试直到它变为0。通常此引脚与8087算术协处理器相连。CLK：输入时钟引脚。为CPU提供基本的定时信号。占空比必须为33％(高1/3，低2/3)。29三、8086CPU的内部结构8086内部由两部分组成：执行单元（EU）总线接口单元（BIU）结构30执行单元功能：执行指令，具体操作如下从IPQ中取指令代码译码完成指定的操作结果保存到目的操作数运算特征保存在标志寄存器FLAGS（仅对影响标志的指令）31总线接口单元功能：从内存中取指令到指令预取队列IPQ；负责与内存或I/O接口之间的数据传送；在执行转移指令时，BIU将清除IPQ，然后从转移的目的地址处开始取指令并重新填充IPQ。328086结构特点小结有EU和BIU两个独立的、同时运行的部件二者通过IPQ构成一个两工位流水线指令被EU和BIU按流水线方式处理：提高了CPU的运行速度；提高了CPU的执行效率；降低了对存储器存取速度的要求。33四、8086的工作时序工作时序分为很多小的时间片:时钟周期一个时钟脉冲所持续的时间。时钟周期越短，CPU执行速度越快。总线周期通过总线对存储器或I/O接口进行一次访问所需要的时间。一般包括4个时钟周期。在5MHz的工作频率时，一个标准总线周期为0.8μs。34总线周期中各时钟周期的操作T1周期CPU向存储器或I/O发送地址CPU向地址/数据分离器（地址锁存器）发送ALE信号T2周期给存储器或I/O发送写入的数据测试READY引脚状态，以决定是否插入等待周期发出RD或WR信号T3周期等待存储器或I/O存取数据完成使数据在CPU与存储器或I/O之间传输T4周期写入数据读/写总线周期的信号波形见下页图。35数据写入存储器时的总线操作——写总线周期总线周期T1T1T2T2T3T3T4T4总线周期有效地址有效地址地址写入存储器的数据地址写入存储器的数据CLK地址地址/数据WR①由ALE信号将地址锁存到地址锁存器②DEN=0并且DT/R=1时打开总线缓冲器，将其放到系统数据总线上③此信号与M/IO信号共同构成存储器写控制信号，将数据写入存储器36数据从存储器读出的总线操作——读总线周期总线周期T1T1T2T2T3T3T4T4总线周期有效地址，BHECLK地址地址/数据RD地址来自存储器的数据地址来自存储器的数据有效地址，BHE③DEN=0并且DT/R=0时打开总线缓冲器，将其放到CPU总线上，供CPU读入较完整的读总线周期②此信号与M/IO信号共同构成存储器读控制信号①由ALE信号将地址锁存到地址锁存器37§3.38086内部寄存器组8086寄存器组又称为8086的程序设计模型它是程序设计中惟一可见的CPU部件它是系统程序设计员的操作对象含14个16位寄存器，按功能可分为三类：通用寄存器，8个段寄存器，4个控制寄存器，2个388086寄存器概貌SPIPFLAGSAHALBHBLCHCLDHDLAXBXCXDXBPSIDICSDSESSS通用寄存器控制寄存器段寄存器16位16位39一、通用寄存器数据寄存器（AX，BX，CX，DX）地址指针寄存器（SP，BP）变址寄存器（SI，DI）40数据寄存器用途：存放临时数据和存放运算操作数。（例）每个均为16位，但又可分为2个8位寄存器，即：AXAH，ALBXBH，BLCXCH，CLDXDH，DL例如：若(AX)＝1234H,则(AH)＝12H,(AL)＝34H41数据寄存器特有的习惯用法AX：累加器所有I/O指令都通过AX（AL）与接口传送信息;中间运算结果也多放于AX（AL）中；乘除法指令的一个操作数必须在AX（AL）中。BX：基址寄