信号完整性培训4

高速数字系统设计中的信号完整性安琪中国科学技术大学快电子学实验室2005年4月9日中国科大快电子学安琪2第3讲：时钟技术3-1一些基本概念和定义3-2时钟的产生3-3时钟的传输和分布中国科大快电子学安琪3系统时钟系统时钟在高速数字系统中扮演着举足轻重的角色，就像一个“节拍”发生器，协调着高速数字系统各部分的工作。如同一个交响乐队的指挥，是核心和灵魂。系统时钟的性能好坏，直接关系着整个高速数字系统的工作和整体性能。因此，系统时钟的产生，传输和分布在高速数字系统设计中是一个关键所在，其重要性是这么强调都不过分。系统时钟设计的基本目标是在满足系统对时钟抖动（ClockJitters）、时钟偏差（ClockSkew），信号完整性（SignalIntegrity）等性能指标的要求，将时钟信号传递到系统的各个部件中去。系统时钟设计的任务基本可以分为两部分：高质量时钟信号的产生。时钟信号的传输与分布。在讨论高速数字系统的时钟设计之前，首先说明有关时钟的一些基本概念。中国科大快电子学安琪43-1一些基本概念和定义3-1-1时钟偏差（ClockSkew）时钟偏差：时钟信号的理想“沿变”和实际上的“沿变”之差。在实际系统中，造成时钟信号的“沿变”与理想“沿变”存在着差别的一个主要原因是因为数字信号经过逻辑器件时，其传输延迟时间上存在着差别。因此，人们也常直观地将时钟偏差定义为器件输出时钟信号的传输延迟时间之差。ABCACB图3-1-1时钟偏差的定义中国科大快电子学安琪5内部时钟偏差和外部时钟偏差从更广义的角度出发，由于器件之间连线延迟的不同，或者负载条件的不同，都有可能引起时钟信号的实际“沿变”与理想的“沿变”不同。因此可以将时钟偏差分为两类：内部时钟偏差（IntrinsicSkew）：一种是由逻辑器件内部产生的，表现为逻辑器件输出之间信号延迟上的差别。外部时钟偏差（ExtrinsicSkew）：另一种是由于连线延迟和负载条件不同引起的延迟差别，被称为外部时钟偏差（ExtrinsicSkew）。InOut负载IntrinsicSkewEntrinsicSkew连线Clock_Out图4-1-2时钟信号的内、外Skew源示意图中国科大快电子学安琪6时钟性能损失为了度量由于时钟偏差引起的系统时钟性能损失，人们引进了一个指标，称为时钟性能损失（PerformancePenalty），它的定义如下：时钟性能损失=（4-1-1）其中，F为系统时钟频率，单位为赫兹（Hz）；D为时钟偏差,单位为秒（s）。时钟性能损失的大小是系统时钟频率和时钟偏差的函数。对于一个给定时钟偏差大小的系统，随着系统时钟频率的提高，时钟性能损失增大；同样，对于一个给定的系统时钟频率，时钟偏差的大小也直接影响着时钟性能损失。%100DF中国科大快电子学安琪7图4-1-3时钟性能损失的示意图图4-1-3给出了时钟性能损失随系统时钟频率变化和时钟偏差大小变化的例子。中国科大快电子学安琪8时钟性能损失事实上，时钟性能损失表征的是时钟偏差占时钟信号周期的百分比，也就是相对比值。因此，时钟性能损失可以直接用时钟偏差占时钟信号周期的比值来定义：时钟性能损失=（4-1-2）其中，T=1/F为系统时钟的周期为秒（s）。对于前例，时钟性能损失=D/T=5ns/(1/25MHz)=5ns/40ns=0.125TD中国科大快电子学安琪94-1-2内部时钟偏差的分类由逻辑器件内部产生的时钟偏差，或者说内部时钟偏差，从时钟偏差产生的机制上考虑，可以被划分为三种：1．占空比偏差（DutyCycleSkew）||PHLPLHPSttt（4-1-3）时钟信号上升沿的传输延迟时间TPLH与下降沿的传输延迟时间TPHL之间的差。TPLH和TPHL的差会导致时钟脉冲的宽度失真。有时也称其为脉冲偏差（PulseSkew）。占空比偏差实质上是表征一个逻辑芯片的同一个管脚对时钟信号不同沿变（或称：跳变）的传输延迟特性，因此定义参数tPS来表征占空比偏差的大小：图4-1-4时钟信号的占空比偏差tPLHtPHL理想时钟实际时钟中国科大快电子学安琪10时钟信号的脉宽之差由图4-1-4可看出：时钟信号沿的传输延迟时间TPLH与TPHL之间的之差就等于时钟信号正负脉冲的宽度之差。因此tPS也可以用时钟信号的脉宽之差来表示：||LOWHIGHPSttt（4-1-4）时钟信号的占空比可以用百分比的形式表示，如45%:55%，经常将%忽略，直接表示为：45:55。当tPS存在时，时钟信号的频率越高，对tPS大小的要求就越高。如：对于一个频率为25MHz的系统时钟，若要求其占空比为45：55%时，则tPS不能超过4ns。这时要求：TPLH18ns，同时有TPHL22ns；或者TPHL18ns，同时有TPLH22ns。而对于一个50MHz的系统时钟，则tPS不能超过2ns，即要求：TPLH9ns，同时有TPHL11ns；或者TPHL9ns，同时有TPLH11ns。图4-1-5时钟信号的脉冲偏差tHIGHtLOW中国科大快电子学安琪112．输出管脚间偏差（Output-to-OutputSkew）输出管脚间偏差（Output-to-OutputSkew）被定义为在一个器件内各输出管脚之间的最大传输延迟之差，因此也称为：Pin-to-PinSkew。在一般的逻辑器件手册中，输出时钟信号的传输延迟时间定义有两种：输出时钟信号由高到低的传输延迟时间TPHL和由低到高的传输延迟时间TPLH，所以输出管脚间偏差也有两个定义，即:tOSHL（OutputSkewforHigh-to-LowTransitions）tOSLH（OutputSkewforLow-to-HighTransitions）其具体定义为：||minmaxPHLPHLOSHLttt（4-1-5）||minmaxPLHPLHOSLHttt（4-1-6）图4-1-6时钟信号的输出管脚间偏差tOSHL理想时钟output1output2tOSLH中国科大快电子学安琪123.器件间偏差（Part-to-PartSkew）定义：在一个系统中，不同器件的输出上升沿（下降沿）之间的延迟时间差别。用表示。tskewpp对各种产品手册给出的Part-to-PartSkew指标，我们需要特别给予关注，必须明确所给指标的限定条件。这是因为Part-to-PartSkew的大小与两个因素有关：一是时钟传输过程的变化，或者说是时钟传输的具体形式不同。二是不同器件所处环境的变化。电源电压变化和环境温度变化是硅器件中影响传输延迟的两个主要因素，对Part-to-PartSkew指标来说，这是非常重要的限定条件。对于单电源的单板系统来说，板上各元件使用相同的电源。电源的变化对Part-to-PartSkew影响就小一些。而在多电源、多板系统中，电源的变化对Part-to-PartSkew影响就成为一个重要的因数。即使不同的板使用同一电源，但由于各处对电源电流的需求不同，使得各板上实际得到电源电压也不同。环境温度变化的影响更为复杂，由于各元件本身产生的热量不同，元件分布的密度不同，散热条件不同，使得个元件所处位置的实际温度差别很大。因而，会产生较大的Part-to-PartSkew。中国科大快电子学安琪134-1-3时钟抖动（ClockJitters）时钟偏差虽然对系统时钟的性能影响很大，但其影响可以认为基本上是一种静态因素，或者说，其影响是固定的。定义：当实际时钟信号的边沿与理想时钟边沿的偏离由于受某种因素（如噪声、串扰、电源电压变化等）不断发生变化时，而且这种变化是随机的，这种现象就是我们常说的时钟抖动，或者说时钟晃动。这种偏离相对于理想位置可能是超前，也可能是滞后的，如图7-1-7所示。时钟抖动的数值表示通常有两种：时钟抖动的最大值，即：峰-峰值（Peak-Peak），单位一般为皮秒，常用ps来表示。时钟抖动的均方根值，即所谓的标准方差（），单位一般也为皮秒。图4-1-7时钟抖动示意图中国科大快电子学安琪14时钟抖动的分类一.周期抖动（PeriodJitter）周期抖动也被称为短时间抖动（short-termjitter）。它是指相对于理想输入的时钟周期而言，输出时钟跳变偏离其理想位置的偏离量，如图4-1-8所示。理想的输入时钟周期是时钟信号频率的倒数，但是实际输出时钟的每个周期与理想周期都有差值，经过多次测量得到的这种差值的最大值即为周期抖动的峰-峰值，如式(4-1-7)所示。通常把时钟抖动分为三类：周期抖动（PeriodJitter），Cycle-to-Cycle抖动和长期时钟抖动（LongTermJitter）)()()(nperjitperPPtMaxJitter其中：JitterP-P(per)为周期抖动的峰-峰值，tJit(per)n为在单次测量中，时钟的实际周期与理想周期的偏差，n为整数。图4-1-8周期抖动示意图（4-1-7）中国科大快电子学安琪15时钟周期抖动的均方差值RMSJitter时钟抖动的均方根值经常也用表示，如式（4-1-9）所示。按照数理统计的理论，时钟周期抖动的均方差值可以由式（4-1-8）描述。其中，表示时钟周期抖动的均方差值，ti表示时钟周期的第i次测量值，T表示时钟周期的理想值。2102)(TTtJitteriiRMS（4-1-8）2102)(TTtii（4-1-9）中国科大快电子学安琪16抖动的均方差值与峰-峰值按照数理统计的理论，时钟周期抖动的均方差值与峰-峰值的关系可以由式（4-1-10）描述。（4-1-10）RMSPPt7t中国科大快电子学安琪17半周期抖动（Half-PeriodJitter）)())(max)(nhperJithperJittMaxt近年来一种新的高速数据传输技术，即：双数据率（DoubleDataRate，简称：DDR）得到了大量的应用。与传统的时钟同步传输技术不同，DDR数据传输技术利用时钟信号的两个边沿，即时钟的上升沿和下降沿进行数据传输，从而使数据的传输速率提高了一倍。由于有了这种新的数据传输机制，所谓的“Half-PeriodJitter”的新概念被提出。“Half-PeriodJitter”是指相对于理想输入时钟周期而言，在半个时钟周期里，输出时钟跳变偏离其理想位置的最大偏离量，如图4-1-9所示。（4-1-10）图4-1-9显示了一个差分时钟信号的完整周期，即两个半时钟周期。理想的输入时钟的半个周期应是两倍的时钟信号频率的倒数，但是实际输出时钟的每半个周期与理想的半周期都有差值，经过多次测量得到的这种差值的最大值即为半周期抖动的峰-峰值，如式4-1-10所示。图4-1-9Half-PeriodJitter示意图中国科大快电子学安琪18二.前后周期抖动（Cycle-to-CycleJitter）)()(nMaxccJitterMaxJitter前后周期抖动（Cycle-to-CycleJitter）是指后一个输出时钟周期相对于前一个输出时钟周期的变化量，如图4-1-10所示。Jitter1为第2个时钟周期与第1个时钟周期之间的时钟抖动，而Jitter2则是第3个时钟周期与第2个时钟周期之间的时钟抖动。前后周期抖动一般用抖动的最大值表示，即经过多次测量，其测量最大值Jitter(c-c)Max就是其最大的Cycle-to-CycleJitter。（4-1-11）图4-1-10Half-PeriodJitter示意图中国科大快电子学安琪19Cycle-to-CycleJitter的测量在时钟抖动测量中，这种Cycle-to-CycleJitter的测量是最为困难的，因为需要连续测量两个相邻的时钟周期，这对测量仪器的精度要求非常高，而且为了掌握最大的Cycle-to-CycleJitter情况，需要测量大量的数据，需要大量的存储、计算和比较。通常使用专用的时间间隔分析仪（TimingInterva