第十二讲深亚微米工艺下的电路设计

第十二讲深亚微米工艺下的电路设计(讨论)李福乐[e-mail]•按比例缩小原理•短沟道效应•深亚微米工艺下的设计讨论•SOC设计按比例缩小原理•理想的晶体管按比例缩小–纵向和横向尺寸均缩小α倍(α1)–电源电压和晶体管阈值电压降低α倍–所有掺杂浓度增大α倍•恒电场按比例缩小(constant-fieldscaling)•缩小速度遵循摩尔定律理想的晶体管按比例缩小•晶体管的W,L,tox,VDD,VTH,源漏结的深度和周长均缩小α倍•按比例缩小后的饱和漏极电流•晶体管处于线性区时电流也缩小α倍()2,21⎟⎠⎞⎜⎝⎛−⎟⎟⎠⎞⎜⎜⎝⎛=αααααμTHGSoxnscaledDVVLwCI()αμ1212THGSoxnVVLWC−=理想的晶体管按比例缩小•电路设计关心的参量变化–跨导–增益–动态范围–器件电容–功耗跨导•按比例缩小后的晶体管跨导：•可见跨导保持不变！()ααααμTHGSoxscaledmVVLWCg−=,()THGSoxVVLWC−=μ增益•由于漏极周围的耗尽区也缩小α倍，故ΔL/L保持不变，沟道调制系数λ=(ΔL/L)/VDS，增大α倍•输出电阻的变化：•增益gmrO保持不变DDscaledOIIrλααλ11,==夹断的按比例缩小效应动态范围•信号的昀大摆幅(swing)缩小α倍•热噪声限制的动态范围缩小α倍•若要保持热噪声限制的动态范围不变：–将gm增大α2倍，即晶体管宽度W/αÆαW–电流增为αID，按比例缩小前后功耗不变–器件电容增加：()()()oxoxWLCCLWαααα=器件电容•沟道电容：•漏源极结电容：•器件电容缩小α倍()oxoxscaledchWLCCLWCαααα1,==()()jswjscaledDSCEWCEWC⎟⎠⎞⎜⎝⎛++=ααααα2,/()[]α12jswjCEWWEC++=S/D结电容的按比例缩小门延时和功耗•CMOS反相器的延时可近似为：•功耗可近似为：⎟⎠⎞⎜⎝⎛==DDDDscaleddVICVICTαααα1,()()322αααDDDDscaledfCVVCfP==CMOS反相器短沟道效应•在深亚微米工艺下，器件出现短沟道效应–当漏极和源极之间的距离变小时，阈值电压下降–器件的实际特性偏离长沟道情况下的平方率特性，高阶项的影响增大–工艺发展偏离按比例缩小原理短沟道效应•短沟道效应由以下偏离按比例缩小原理的因素所引起：–由于电源电压没有按相同比例缩小而引起电场增大–由于内建势的影响，S/D耗尽区宽度没有按比例缩小–S/D结深度不容易减小–由于衬底掺杂浓度增加而引起迁移率减小–亚阈值斜率不能按比例变化短沟道效应•短沟道效应具体表现在:–阈值电压的变化–垂直电场引起迁移率下降–水平电场引起的速度饱和–热载流子效应–漏源电压引起的输出阻抗的变化阈值电压的变化•阈值电压存在一个下限值，其减小的速度偏离按比例缩小原理•阈值电压的下限取决于以下几个因素：–亚阈值特性–随温度和工艺的变化–与沟道长度的依赖关系–漏致势垒降低(DIBL)亚阈值特性•当VGSVTH时，晶体管并不会突然关断，还存在一个亚阈值漏电流•亚阈值电流在对数坐标上的斜率（当VDS超过几个VT时）：•亚阈值斜率：•要保持足够低的“关断电流”，VTH有一个下限()()ToxdGSDVCCeVI⎟⎟⎠⎞⎜⎜⎝⎛+=∂∂11loglog1010decVCCVSoxdT/13.2⎟⎟⎠⎞⎜⎜⎝⎛+=温度、工艺变化与沟道长度•VTH的温度系数约为-1mV/ºK，导致其在工作温度范围内有几十mV的变化•工艺引起的VTH变化约为50mV•同一晶片上不同沟道长度的晶体管，VTH随L的减小而变小，而制造过程中沟道长度不能精确控制阈值电压随沟道长度的变化漏致势垒降低(DIBL)•在弱反型情况下，漏源电压增加会导致阈值电压降低•DIBL对电路设计的影响是下降的输出阻抗DIBL对电流特性的影响垂直电场引起的迁移率退化•在大栅源电压下，栅和沟道间的高电场将使得迁移率下降(设μ0为“低电场”下迁移率)：•实际的缩小偏离了恒电场情况，故小尺寸器件的迁移率下降，导致其电流和跨导也降低•迁移率退化也使I/V特性偏离平方率特性，漏电流中出现高次项()oxTHGSefftVV70101−≈−+=θθμμ速度饱和•载流子迁移率不仅与垂直电场有关，而且还依赖于沟道区的横向电场•速度饱和导致漏电流提前饱和和降低跨导漏电流提前饱和跨导的降低速度饱和（续）•在饱和区反映速度饱和的解析式：•上式中μ0/(2vsatL)和θ分别代表横向和垂直电场引起的迁移率的退化()()THGSsatTHGSoxDVVLvVVLWCI−⎟⎟⎠⎞⎜⎜⎝⎛++−=θμμ2121020热载流子效应•漏源电压足够大时，短沟MOSFET会有很强的横向电场，虽然载流子平均速度达到饱和，但其瞬时速度会不断增大，尤其是其加速向漏极运动时，这些载流子被称为“热”电子•在漏区附近，热载流子“撞击”硅原子发生碰撞电离，产生新的电子-空穴对，电子流向漏区，空穴流向衬底，这样产生有限的漏-衬电流•如果载流子获得足够高的能量，则有可能注入栅氧，甚至流出栅极，产生栅电流漏-源电压引起的输出阻抗的变化•在饱和区，VDS增大会使得夹断点向源区向源区移动，同时沟道调制作用也减弱，输出阻抗增大•对于短沟道器件，随着VDS进一步增大，漏致势垒降低(DIBL)变得显著，导致阈值电压减小，漏电流增大，这将引起输出阻抗的减小，基本抵消了第一种原因所导致的增长•在足够高的漏电压下，漏区附近碰撞电离产生漏-衬电流，降低了输出阻抗输出电阻随VDS的变化深亚微米器件小结•目标：用按比例缩小原理获得更低电压下工作的小尺寸器件，实现更快的工作速度和更低的功耗•当器件尺寸缩小时，电源电压也必须减小•阈电压不能与电源电压成比例下降•可以在同一芯片上采用多阈值电压器件来实现兼顾性能和功耗•晶体管特性偏离了长沟道的平方率关系，高阶项的作用增强，但在电路设计中，基本的平方率关系还是具有指导意义深亚微米工艺下的互连线•连线宽度按比例缩小，但厚/宽比在增大•侧墙寄生电容占主要部分•互连线延时增大，甚至超过门延时•互连线间的交叉耦合(cross-talk)不能忽略•互连线所占的面积占芯片面积的主要部分深亚微米CMOS电路设计•模拟设计–设计向射频领域扩展–采用新的电路设计技术应对低电源电压–模型的精度至关重要！•数字系统设计–高速、超大规模–互连成为设计的主要问题（延迟、信号串扰）–功耗和散热问题凸现，低功耗设计技术日益重要–设计验证和测试所占比重逐渐增大–设计方法学和设计流程成为关键•片上系统(SOC)是发展趋势向射频扩展CMOS工艺1GHz757779818385878991933u2u1.5u1u0.8u0.6uGaAsBipolarCMOSft9597990.5u0.35u0.25u3GHzHemts,HBTs10GHz30GHz100GHz0.18u现在的多工艺射频收发器（例）90DACDACIQIQADCADCTransmitterVCORFLNA/Mixer/VCOIF,AGCIFMixerModulator90ReceiverPowerAmplifierVCOTankTransmitPLLIFPLLTankChannelSelectPLLTankDiscreteGaASBipolarSiCMOSSi单片CMOS实现（例）•单片、可变工艺尺寸CMOS或BiCMOS•昀少的外围器件低电压工作电路技术•重要单元（运放）的低电压设计•采样处理电路的低电压设计运放的低电压设计•采用多级结构•采用背栅驱动•Rail-to-rail设计•对于全差分运放，可采用伪差分(pseudo-differential)设计–共模抑制比会下降，对共模反馈电路的要求会有所提高SC电路中的LV设计技术•问题：VTH不随电源按比例缩小，LV将导致开关导通不良！SC电路中的LV设计技术•解决办法：–采用低阈值器件•需采用特殊工艺•漏电流增大，对保持电荷不利–采用时钟电压自举技术–采用开关运放设计技术(switched-opamp)–采用开关电流技术时钟电压自举技术•原理：增大关键开关的驱动电压•缺点：可能会影响器件寿命例：时钟电压增大开关运放技术•原理：消除那些工作在中间电压的开关，昀好都用接电源或地的开关来代替它们例：1.5b全差分开关运放MDAC开关运放技术•开关运放：例：全差分开关运放开关电流技术•在电流域处理信号•不依赖浮地线性电容，可与数字CMOS工艺完全兼容•固有的低电压摆幅特性，有利于低电压和高速设计•问题：–电流镜的匹配问题–较大的kT/C底部噪声问题互连延迟问题1.0u0.5u0.25u0.18uSiliconTechnologyPercentageofDelayGateWire物理综合(PhysicalSynthesis)逻辑综合布局布线逻辑综合布局布线物理综合流程布局布线0.8u0.5uto0.35u0.25u-0.11u深亚微米下的设计流程•例：中科院EDA中心的参考流程（参见附件）–深亚微米全定制集成电路设计参考流程–深亚微米超大规模集成电路设计参考流程–深亚微米混合信号系统芯片设计参考流程片上系统(SOC)•什么是SOC–实现复杂系统功能的超大规模集成电路–采用超深亚微米工艺技术–使用一个或数个嵌入式CPU或数字信号处理器–具备外部对芯片进行编程的功能–主要采用第三方的IP核进行设计典型的SOC芯片例子AnalogBasebandandRFCircuitsADFSMphonebookRTOSARQKeypad,DisplayControlCodersFFTFiltersAccelerators(bitlevel)analogdigitalDSPcoresuCcore(ARM)LogicDedicatedLogicCommunicationAlgorithmsProtocolsSOC设计•SOC的复杂性决定了其设计不可能每次都从零开始•基于IP核的SOC设计是集成电路设计的方向IP核在集成电路产品中的应用情况SOC设计•SOC设计方法学的内涵及外延？–系统和芯片；硬件和软件；设计和制造；知识产权的使用和保护…不同时代的设计发展SOC设计•SOC设计方法学的内容–软硬件协同设计技术–IP核生成及复用技术–超深亚微米集成电路设计技术SOC设计方法学的主要内容软硬件协同设计技术•从一个给定的系统任务描述着手，通过有效地分析系统任务和所需的资源，采用一系列变换方法并遵循特定的准则自动生成符合系统功能要求的，符合实现代价约束的硬件和软件架构•挑战性问题：–系统的描述方法–与已有的集成电路设计理论之间的接口–如何确定昀优性原则–如何对这样的一个包含软件和硬件的系统的功能进行验证–功耗问题IP核生成及复用技术•IP核：一个经过验证的集成电路设计•IP核的种类：–软核(Soft-Core)–固核(Firm-Core)–硬核(Hard-Core)。•IP核复用有两个方面的内容：–设计资料重用技术–如何生成可被他人重用的设计资料•建立统一IP核数据库，在IP使用者和提供者之间建立界面•IP核标准(VSIA)超深亚微米集成电路设计技术•连线延迟引起设计迭代，可用布局规划•布局规划(Floorplaning)：“先定系统布局，再做逻辑设计”–对系统的功能进行划分，形成一系列的子系统–通过对这些子系统的代价(Cost)和性能(Performance)的评估，形成各个子系统所需物理空间的大概估计–根据这些估计在芯片的版图上预留出相应的空间–针对各个子系统在版图上的相对位置，做出对系统间连线长度的估计–将这些连线的延迟作为子系统间逻辑设计的依据•布局规划在理论上与现行的逻辑设计思路不是一个统一体，是一种补救的措施超深亚微米集成电路设计技术•不可忽视信号串扰所带来的信号完整性问题•传统的数字集成电路设计理论要从简单的面向逻辑，转向吸引其它相关领域的理论，形成新的理论体系特征尺寸与芯片内部工作频率现有的系统级设计工具