cameralink-v2.0中文版

1Cameralink1.1引言Cameralink是一个为视觉应用设计的通讯接口，它对NS的Channellink技术进行了拓展.1.2约定文档中“shall”表示强制要求，“can”表示可选。1.3LVDS技术描述低压差分信号是一个高速、低功耗、常用的接口标准。又称为ANSI/TIS/EIA-644。最大传输速率1.923Gbps。差分信号能承受±1v的共模噪声。1.4ChannelLink国家半导体（NS）为了解决平板显示问题开发了channellink技术，基于LVDS物理层。channellink包含一个发一个收，发送端接收28位的单端信号和一个单端时钟，数据按照7:1串行化，这样需要4根LVDS数据线和一个LVDS时钟线。接收端接收4个LVDS数据流和一个专用时钟，并转换成28bits数据和一个时钟。示意图如下1.5CameraLink的5种配置方式每种配置支持不同的位宽，方便制造商选择不同的配置来匹配他们的产品。•lite-Supportsupto10bits,oneconnector•base-Supportsupto24bits,oneconnector•medium-Supportsupto48bits,twoconnectors•full-Supportsupto64bits,twoconnectors•80bit-Supportsupto80bits,twoconnectors1.6技术优势1.6.1较小的连接器和线缆28bits可以通过5个LVDS对传输，降低了接插件的大小，为更小的相机提供了可能。1.6.2高数据传输速率ChannelLink家族芯片的最大速率可达2.38Gbps，符合当前传输速度不断提高的趋势2相机信号要求2.1介绍主要介绍信号的定义，CameraLink线缆提供控制信号、串行通信和视频数据。2.2视频数据图像数据和图像数据使能在channellink总线上传输。2.2.1CameraLinkBase/Medium/FullCameraLinkBase/Medium/Full定义了4个使能信号，描述如下•FVAL—场有效，高期间可以输出行有效，FVAL和第一个有效行前沿没有间隔•LVAL—行有效，高期间可以输出数据有效，LVAL和第一个像素有效没有间隔•DVAL—数据有效，高有效•Spare—剩余，备用相机上的每个channellink芯片都必须提供所有定义的使能信号，相机需保证所有未用到的数据位必须嵌位到一个已知值。图像数据位分布请参考第四、五部分。2.2.2CameraLinkLite•FVAL—场有效，高期间可以输出行有效，FVAL和第一个有效行前沿没有间隔•LVAL—行有效，高期间可以输出数据有效，LVAL和第一个像素有效没有间隔•DVAL—数据有效，高有效•Spare—这种配置下没有分配相机上的每个channellink芯片都必须提供上述3个使能信号，相机需保证所有未用到的数据位必须嵌位到一个已知值。图像数据位分布请参考第4、5章。2.2.3CameraLink80bit80bit配置模式使用了一些使能信号来传输数据，所有的剩余用来传输数据。使能信号定义如下•FVAL—场有效，高期间可以输出行有效，只提供给第一片channellink芯片•LVAL—行有效，高期间可以输出数据有效，提供给所有channellink芯片备注：DVAL和Spare信号用来传输数据相机必须给基本channellink芯片提供FVAL和LVAL信号，其他两片必须提供LVAL，其他信号用作数据。2.3相机控制信号2.3.1CameraLinkBase/Medium/Full保留4个LVDS信号对，用来做通用相机控制，对采集卡来说是输出，相机是输入，相机制造商可以根据他们的产品定义这些信号。•CameraControl1(CC1)•CameraControl2(CC2)•CameraControl3(CC3)•CameraControl4(CC4)2.3.2CameraLinkLite保留1个LVDS信号对，用来做通用相机控制，对采集卡来说是输出，相机是输入，相机制造商可以根据他们的产品定义这个信号。•CameraControl(CC)2.3.3CameraLink80bit同CameraLinkBase/Medium/Full2.4通讯2.4.1CameraLinkBase/Medium/Full2个LVDS信号对，用来做相机和采集卡间的异步串行通讯，波特率至少9600。信号包含•SerTFG—to采集卡的差分对•SerTC—to相机的差分对串行接口有如下特性一个开始位，一个停止位，没有奇偶校验，没有握手。采集卡厂商必须提供一个API来使用这个串行通讯接口，详细参见第8章2.4.2CameraLinkLite1个LVDS信号对，用来做从采集卡向相机异步串行通讯，从相机到采集卡的通讯在数据的一个LVDS信号对上。•SerTC—to相机的差分对•SerTFG—to采集卡的差分对，这个信号分配到数据个差分对上，详细参见bit分配，传输速率不是时钟速率，根据相机中的波特率来定。串行接口有如下特性一个开始位，一个停止位，没有奇偶校验，没有握手。采集卡厂商必须提供一个API来使用这个串行通讯接口，详细参见第8章2.4.3CameraLink80bit同CameraLinkBase/Medium/Full3端口分配不同配置的命名如下：•Lite/Base–1个ChannelLink芯片,1个线缆连接器•Medium-2个ChannelLink芯片,2个线缆连接器•Full/80bit-3个ChannelLink芯片,2个线缆连接器3.1端口定义-所有配置一个端口定位一个8位的字，LSB是bit0，MSB是bit7,。CameraLink使用8个端口，从A-J，下表中列出了各种配置的具体情况。ConfigurationPortsSupportedNumberofChipsNumberofonnectorsLiteA,B(upto10bitsonly)11BaseA,B,C11MediumA,B,C,D,E,F22FullA,B,C,D,E,F,G,H3280bitA,B,C,D,E,F,G,H,I,J323.2相机硬件布局和框图3.2.1Base/Medium/Full配置Figure1DataRoutingforBase,Medium,andFullConfigurationsFigure2BlockDiagramofBase,Medium,andFullConfiguration3.2.2LiteConfigurationsFigure3DataRoutingforLiteConfigurationsPortFigure4BlockDiagramofLiteConfiguration3.2.380bitConfigurations下图列出了80bit10tap/8bit的配置和布局和80bit8tap/10bit的配置和布局。Figure5DataRoutingfor80bitConfigurationsFigure6BlockDiagramof80bit,10-tap/8-bitConfigurationFigure7BlockDiagramof80bit,8-tap/10-bitConfiguration4channellink芯片到接插件的位分布4.1Base,MediumandFullConfigurations的位分布芯片端的位分布Pin-NameChipXSignalChipYSignalChipZSignalTxCLKOut/TxCLKInStrobeStrobeStrobeTX/RX24LVALLVALLVALTX/RX25FVALFVALFVALTX/RX26DVALDVALDVALTX/RX23SpareSpareSpareTX/RX0PortA0PortD0PortG0TX/RX1PortA1PortD1PortG1TX/RX2PortA2PortD2PortG2TX/RX3PortA3PortD3PortG3TX/RX4PortA4PortD4PortG4TX/RX6PortA5PortD5PortG5TX/RX27PortA6PortD6PortG6TX/RX5PortA7PortD7PortG7TX/RX7PortB0PortE0PortH0TX/RX8PortB1PortE1PortH1TX/RX9PortB2PortE2PortH2TX/RX12PortB3PortE3PortH3TX/RX13PortB4PortE4PortH4TX/RX14PortB5PortE5PortH5TX/RX10PortB6PortE6PortH6TX/RX11PortB7PortE7PortH7TX/RX15PortC0PortF0TX/RX18PortC1PortF1TX/RX19PortC2PortF2TX/RX20PortC3PortF3TX/RX21PortC4PortF4TX/RX22PortC5PortF5TX/RX16PortC6PortF6TX/RX17PortC7PortF74.2BitAllocationforthe80-Bit,10-tap/8-bitConfiguration芯片端的位分布Pin-NameChipXSignalChipYSignalChipZSignalTxCLKOut/TxCLKInStrobeStrobeStrobeTX/RX0PortA0PortD2PortG5TX/RX1PortA1PortD3PortG6TX/RX2PortA2PortD4PortG7TX/RX3PortA3PortD5PortH0TX/RX4PortA4PortD6PortH1TX/RX5PortA5PortD7PortH2TX/RX6PortA6PortE0PortH3TX/RX7PortA7PortE1PortH4TX/RX8PortB0PortE2PortH5TX/RX9PortB1PortE3PortH6TX/RX10PortB2PortE4PortH7TX/RX11PortB3PortE5PortI0TX/RX12PortB4PortE6PortI1TX/RX13PortB5PortE7PortI2TX/RX14PortB6PortF0PortI3TX/RX15PortB7PortF1PortI4TX/RX16PortC0PortF2PortI5TX/RX17PortC1PortF3PortI6TX/RX18PortC2PortF4PortI7TX/RX19PortC3PortF5PortJ0TX/RX20PortC4PortF6PortJ1TX/RX21PortC5PortF7PortJ2TX/RX22PortC6PortG0PortJ3TX/RX23PortC7PortG1PortJ4TX/RX24LVALPortG2PortJ5TX/RX25FVALPortG3PortJ6TX/RX26PortD0PortG4PortJ7TX/RX27PortD1LVALLVAL4.3BitAllocationforthe80-Bit,8-tap/10-bitConfiguration芯片端的位分布Pin-NameChipXSignalChipYSignalChipZSignalTxCLKOut/TxCLKInStrobeStrobeStrobeTX/RX0PortA0PortD0PortG0TX/RX1PortA1PortD1PortG1TX/RX2PortA2PortD2PortG2TX/RX3PortA3PortD3PortG3TX/RX4PortA4PortD4PortG4TX/RX6PortA5PortD5PortG5TX/RX27PortA6PortD6PortG6TX/RX5PortA7PortD7PortG7TX/RX7PortB0PortE0P