一种遵循IEC61850标准的合并单元同步的实现新方法

第卷第期年月日电力系统自动化,一种遵循标准的合并单元同步的实现新方法殷志良,刘万顺,杨奇逊,秦应力华北电力大学四方研究所,北京市摘要简要分析了电子式互感器和保护控制设备接口的相关国际标准,指出合并单元的设计是实现此接口的关键因素。就遵循一一标准设计合并单元时所面临的同步问题,分析了需具体实现的功能,并提出了一种利用现场可编程逻辑门阵列器件解决的新方法。此方法在准确、可靠判断同步输入时钟脉冲上升沿后进行多路电流、电压同步采样,在同步输入时钟受到干扰或短时丢失时,可对其进行实时跟踪和判断,从而在输入时钟恢复正常后实现合并单元的快速同步。软件仿真和实验结果均证明了此方法的有效性。关键词接口合并单元一一同步现场可编程逻辑门阵列器件中图分类号引言近年来,电子式电流、电压互感器的研究发展迅速,尤其是基于空心线圈的电流互感器研制已经进入了实用化阶段。由于电子式互感器的输出信号一般是低功率的模拟信号,考虑到抗干扰因素,必须就地数字化,并通过光纤传输比〕。电子式互感器具有无饱和、频带响应宽等诸多优点,要推动电子式互感器的实际应用,必须解决其与保护的接口问题。已经制定了若干相关国际标准,如一和一一以下简称一等,这些标准均详细定义和描述了接口的重要组成部分—合并单元—。合并单元的主要功能是同步采集三相电流和电压输出的数字信息并汇总按照一定的格式输出给二次保护控制设备闭。由于是基于数字化通信,当一些保护需要多个合并单元提供的电流、电压信息时,必须解决合并单元之间的同步问题。的电流、电压信息须提供相应的的状态标志位,这些状态标志位也在合并单元发送给二次设备的数据帧内‘皿。图合并单元定义’合并单元的定义在一中首次给出了合并单元的定义。合并单元是针对数字化输出的电子式互感器而定义的,在图中,它所采集的路电流、电压信息均有明确定义,用于测量和保护的电流分别给出,合并单元以曼彻斯特编码格式将这些信息组帧发送给二次保护、控制设备。需要注意的是,标准并未规定合并单元必须接路电流、电压互感器,没有用上收稿日期一一。国家自然科学基金资助项目。在一中定义的合并单元很大程度参考了一,包括合并单元的同步。在图中,合并单元与二次保护测控设备的接口是串行单向多路点对点连接。合并单元发送给保护、测控设备的报文内主要包括了各路电流、电压量及其有效性标志,此外还添加了一些反映开关状态的二进制输人信息和时间标签信息。在与二次保护控制设备的通信网络上,一采用了目前占主流地位的以太网川。可以看出,合并单元是上述两个标准都共同强调的电子式互感器与二次设备接口的重要组成部分。系玩,同步信号电电子式电电电电电电电线路保护护压压互感器器器、、、、目目目目目目目目目目目并并并并并并并并并单单单单单单单单单兀兀兀兀兀兀兀兀兀兀间隔层层电电子式电电电电电控制器器流流互感器器器器器器器器器器器器二进制开关状态输入维修请求电源供应图遵循一一,的合并单元一一合并单元的同步同步的概念及其内容从图可以发现,合并单元在收到外部同步时钟输人信号以下简称信号后,给各路发送同步转换信号以下简称信号。图是通过光纤传输的信号波形,此同步信号可由接收机输出的秒脉冲产生,也可由其他精确的主时钟产生川。线线路差动保护护护线路差动保护护图线路差动保护中合并单元的同步·卞睑注宜些州一竺竺竺写犷飞一月图合并单元同步时钟输入波形!∀通常全站合并单元共享信号,由于其频率是,不能满足保护测量的采样要求,故不能直接用做同步采样和转换命令,需进行倍频等处理以产生信号。信号的频率应考虑实际要求,比如对于线路保护,当一个周期点采样时,其发送频率是。信号的格式可自行决定,因为合并单元与电子式互感器的接口是专用连接仁‘,习。合并单元同步主要包括以下个功能准确可靠地识别信号给各路发送高精度的同步信号异常情况处理。合并单元的同步对于差动保护而言非常重要,图只画出了一路与合并单元的连接,实际情况应是多路。保护需要接收线路两侧的合并单元所提供的同一时刻的电流信息,所以同步信号和同步信号应能够保持足够的同步精度,这样才能保证线路两侧可同时进行电流采样和转换。对于不同应用情况下电流、电压同步采样的精度,标准有明确要求,例如对于计量,同步精度是衅,一般的传输线路保护,同步精度为衅。同步的实现世纪年代末,美国公司和公司采用工艺,推出超大规模现场可编程逻辑门阵列器件,这种芯片集成度高,设计灵活,兼有串、并行工作方式,具有高速、高可靠性川的特点。利用可同时执行多进程功能模块。合并单元同步功能可通过以下个进程实现。信号的准确可靠识别进程从图可以看出,对信号是否合理的判断依据有2点:¹相邻脉冲上升沿的到来时刻应在15左右;º脉冲宽度需大于10衅。以FPGA所接时钟晶振频率25MHz(40ns)为例说明准确可靠识别信号1的状态机流程:状态S。:初始空闲(idle)状态。判断信号1的上升沿是否来到,如果是,进人状态SI;否则,一直停留在50。状态S1:判断秒脉冲高电平的脉冲宽度。对25MHz的晶振进行加1计数,一直计到Count=250(250又40ns=10拌s)。在250次计数过程中,如果没有出现连续2次判得信号1电平为低,认为满足要求,进人状态52,Count继续计数;否则,Count清零,回到状态S0,进行新一次信号1上升沿捕捉。状态52:判断下一个秒脉冲到来时刻是否合理。在count介于25000000士50(考虑到FPGA所接的时钟晶振存在微小误差,留有4川的时间裕度)之间时,判断有无信号1的上升沿。如果有,则eount清零并令秒脉冲计数pps_Countl加1,进入状态53;否则,当Count大于25000050时,则认为未捕捉到信号l的上升沿,eount和pps_Countl清零,回到状态50。状态53:判断pPs_countl是否为2(需连续检测3个正确的秒脉冲),若是,则认为信号1符合要·研制与开发·殷志良等一种遵循IEC61850标准的合并单元同步的实现新方法单元按照自身晶振的频率每隔250衅发送信号2,直到收到FLAGI一1。2.2.3异常处理(进程3)此进程的主要任务是在信号1短时丢失或者受到干扰时(此时进程1的异常标志FLAGZ一1),一边进行告警(告警信息格式在合并单元发送的数据帧内有明确定义),一边实时跟踪信号l并判断其是否恢复正常。当信号1正确时,将给进程1发送恢复标志(FLAG3一l)。检测信号1是否恢复正常的方法与进程1中所用办法类似(这里连续检测2个秒脉冲),不再详述。3软件仿真和分析利用MAx+PLusn软件进行仿真,由于计算机资源的限制,同步信号1(P_l)取毫秒脉冲,而不是秒脉冲。1ms内合并单元给A/D发送的信号2(P_2)的脉冲个数是4(SMPCNT=3)。由于信号2格式自定,为简便起见,假设为“101”,电平宽度取为晶振时钟(GCLK)的周期(40ns)。在图5中,当信号1(P_1)正常时,合并单元在连续检测到3个毫秒脉冲后开始输出信号2,并输出信号1正常标志(FLAGI一1),对应于SMPCNT一。的信号2(P_2)输出时刻与毫秒脉冲上升沿时刻有一定的间隔(T工400ns),这是因为对P_1上升沿的判断及一些处理需要一定时间。对应于SMPCNT一1,2,3的信号2输出则依赖于对晶振的计数(CountZ=6250)。2016ms/////川川谕如小杠茹茹/////GCL]Pl一P2一求且正确识别,进人状态54;反之,则回到状态52。状态S4:count清零并重新计数,进入状态s5。状态55:类似状态52。如果在15士2拌s内捕捉到信号1的上升沿,则输出同步输人信号1正常标志(FLAGI一1),并进人状态S4,进行下一次的循环判断;否则,输出异常标志(FLAGZ一1),并进人状态S6。FLAGI和FLAGZ的结果将直接影响信号2的输出情况。状态S6:等候状态。如果收到异常处理模块发送信号1已恢复标志(FLAG3一1),则进入状态S4;否则,一直停留在56状态。在上述状态机流程内,合并单元只在信号1的第1个上升沿到来时进行脉冲宽度检测,对于后面的秒脉冲则在容许的误差范围(4衅)内,检测有无上升沿到来。在4拜s外的其他时刻,即使信号1受到干扰,对判断无任何影响,而在4衅内只要捕捉到信号上升沿则认为此秒脉冲正确。在连续检测到3个正确的秒脉冲上升沿(pps_countl一2)时,认为信号1正确,连续判断3次会使判断结果准确可靠。2.2.2信号2的生成(进程2)合并单元在收到正确的信号1后,应开始准备发送信号2给其对应的各路A/D。理想情况下,合并单元发送信号2应是等间隔的,但由于晶振时钟误差的存在,信号2是无法做到完全等间隔的,尤其随着时间的推移,不同合并单元发送的信号2相互之间的误差将累积增大,这是差动保护所不允许的,引人信号1的真正意义也正在于此:多个合并单元每隔15被强令同步一次。在15内,使用高精度高稳定度的晶振,不同合并单元发送信号2的误差很小。在15内,不同合并单元在发送第1个信号2(SMPCNT一0)时应保证足够的同步精度,其发送时刻应与信号1脉冲的上升沿尽量接近,因为这是不同合并单元所能共同遵循的惟一基准。以后(SMPCNT)1),信号2通过各自合并单元的晶振进行等间隔计数发送。仍以25MHz晶振为例。假设要求一次电流、电压采样率为4000点/S,则一个周期80点采样(N=4000),信号2的周期为250拼s,在捕捉到信号1的上升沿并稍做处理后,合并单元立即发送第1个采样脉冲(SMPCNT=o),并开始对CountZ计数。当eountZ一6250(6250x40ns=250拼s)时,合并单元发送第2个采样脉冲(SMPCNT一1),并对countZ清零重新计数,如此循环,一直到SMPCNT一N一1,合并单元发送完此秒的第N个采样脉冲后,将等待进程1的输出。如果收到同步输人信号1正常标志(FLAGI一1),则SMPCNT和countZ均清零并按前所述的流程循环工作;否则,如果收到信号1的异常标志(FLAGZ一1),则合并图5同步时钟输入信号正常时的仿真波形Fig.5SimulationwaveformswhensynchronousclockinPut15normal在图6中,上电时,合并单元只有在连续检测到3个毫秒脉冲后才会开始输出信号2,在毫秒之间出现一些干扰,如图中3.2ms附近的尖峰脉冲对结果无影响。电力系玩自动伏2004,28(11)3.2ms...........iiiiiiiii///一下平平平平山山//////////此处毫秒脉冲丢失连续检测3个毫秒脉冲图6同步时钟输入脉冲准确可靠判断的仿真波形Fig.6SimulationwaveformsoftheaeeurateandreliablejudgementofthesynehronouseloekinPutPulses在图7中,当信号1短时丢失时(图中3.6ms附近),信号2的输出并未因此而打断,它按照晶振计数(CountZ~6250)周期性输出,同时合并单元输出异常标志(FLAGZ一1),并启动异常处理模块进行实时跟踪,在判断信号1恢复正常后,输出恢复标志(FLAG3一1),此后信号2将在每个毫秒脉冲上升沿到来时刻被强制同步一次。信号1对应于示波器的通道1输出,它取自GARMIN公司GPS接收机的输出,两个合并单元输出给A/D的信号2分别对应于示波器的通道2和通道3输出,频率为4kHz,以通道1的秒脉冲上升沿为触发源。从图8可以看出,通道2与通道3的输出信号保持良好同步。在图9中,任意取3个秒时刻(T,,T:,T3),将对应于SMPCNT~。的通道2与通道3输出(信号2)进行放大并比较,可以看到通道2与通道3的输出信号误差均为ns级,假设为△te。,则在SMPCNT=n(其中n=1,2,…,3999)时,通道2和通道3发出的信号同步时间误差可以表示为△‘,~△te。+T(△f,n),其中T(△f,n)与SMPCNT值和两个合并单元所用的晶振频差有关,当使用高精度恒温晶振时,在15内,T(△f,,)《1衅,则△te”1衅,实验结果也证实了这