逻辑设计工程师、IC automation设计工程师笔试题

逻辑设计工程师、ICautomation设计工程师笔试题威盛（VIA）2007最新考题1、ASICflow写出几个流程,并用2-3句话简介,然后列出相应的2-3个EDAtools2、名词解释FIFO，SETUP/HOLDTIME,CPLD，Cache，DFT，RSIC，RTC，P&R。。3、写出半加器和全加器的区别写出全加器的布尔式，并用逻辑门表示出来用全加器和半加器组成一个2位超前加法器4、计算一个电路的建立保持时间。。。。5、画状态图，不用写代码，关于南桥北桥的状态转换，并按要求做优化6、圆形池子，老鼠在里面游泳，猫在岸上等着逮它，猫的速度是老鼠游泳速度的4倍，初始时毛在岸上离老鼠最近的位置。问，老鼠能不能逃生？如果能，怎么逃？我觉得不一定能逃：（1）、老鼠逃跑的最佳位置是在湖中心，跑到岸边最短的距离是R（2）、猫只要绕半圆跑就可以了，好像距离是pi*R（3）、时间pi*R/V1R/V2(V1=4V2)呵呵,感觉我这个考虑的也很有漏洞，欢迎指教！7、6层PCB板如何设计层，介绍旁路电容，滤波电容，大电容的作用，然你计算一根走线的电感东软IC设计工程师笔试题1、数制转换（EB）16=（___）10＝（_____）22、卡诺图化简3、j、k触发器画输出4、4－16译码器verilog填空5、买饮料问题，输入5角，1元两种，饮料1.5，要求找零画状态图。。不要求编程6、两个16进制计数器搭成一个72进制计数器，画图7、用verilog编程60进制计数器BCD码输出当前计数值题目很简单，呵呵硬件工程师笔试题及答案！（不断更新中...）18、说说静态、动态时序模拟的优缺点。（威盛VIA2003.11.06上海笔试试题）静态时序分析是采用穷尽分析方法来提取出整个电路存在的所有时序路径，计算信号在这些路径上的传播延时，检查信号的建立和保持时间是否满足时序要求，通过对最大路径延时和最小路径延时的分析，找出违背时序约束的错误。它不需要输入向量就能穷尽所有的路径，且运行速度很快、占用内存较少，不仅可以对芯片设计进行全面的时序功能检查，而且还可利用时序分析的结果来优化设计，因此静态时序分析已经越来越多地被用到数字集成电路设计的验证中。动态时序模拟就是通常的仿真，因为不可能产生完备的测试向量，覆盖门级网表中的每一条路径。因此在动态时序分析中，无法暴露一些路径上可能存在的时序问题；19、一个四级的Mux,其中第二级信号为关键信号如何改善timing。（威盛VIA2003.11.06上海笔试试题）关键：将第二级信号放到最后输出一级输出，同时注意修改片选信号，保证其优先级未被修改。（关键路径就是指那些延迟大于相应周期时间的路径，消除关键路径的延迟要从消减路径中的各部分延迟入手。......采用了这样的约束之后，关键路径通常都能被消除了，那么能不能这样说，一个设计模块如果中和后没有关键路径那么此设计应该是好的吗？）？20、给出一个门级的图，又给了各个门的传输延时，问关键路径是什么，还问给出输入，使得输出依赖于关键路径。（未知）21、逻辑方面数字电路的卡诺图化简，时序（同步异步差异），触发器有几种（区别，优点），全加器等等。（未知）²Î¿¼、卡诺图写出逻辑表达式。（威盛VIA2003.11.06上海笔试试题）ref：第三章组合逻辑电路的分析与设计.ppt23、化简F(A,B,C,D)=m(1,3,4,5,10,11,12,13,14,15)的和。（威盛）AC+B/C+/A/BD卡诺图化简：一般是四输入，记住00011110顺序，013245761213151489111015、给了reg的setup,hold时间，求中间组合逻辑的delay范围。（飞利浦－大唐笔试）holdDelayperiod-setup16、时钟周期为T,触发器D1的寄存器到输出时间最大为T1max，最小为T1min。组合逻辑电路最大延迟为T2max,最小为T2min。问，触发器D2的建立时间T3和保持时间应满足什么条件。（华为）T3setupT1max+T2max,T3holdT1min+T2min17、给出某个一般时序电路的图，有Tsetup,Tdelay,Tck-q,还有clock的delay,写出决定最大时钟的因素，同时给出表达式。（威盛VIA2003.11.06上海笔试试题）T+TclkdealyTsetup+Tco+Tdelay;TholdTclkdelay+Tco+Tdelay;我们先来看一看同步电路中数据传递的一个基本模型：如下图（Tco是触发器时钟到数据输出的延时；Tdelay是组合逻辑的延时；Tsetup是触发器的建立时间）假设数据已经被时钟的上升沿打入D触发器，那么数据到达第一个触发器的Q端需要Tco，再经过组合逻辑的延时Tdelay到达的第二个触发器的D端，要想时钟能在第二个触发器再次被稳定的锁入触发器，则时钟的延迟不能晚于Tco+Tdelay+Tsetup，（我们可以回顾一下前面讲过的建立和保持时间的概念，就可以理解为什么公式最后要加上一个Tdelay）由以上分析可知：最小时钟周期：T=Tco+Tdelay+Tsetup最快时钟频率F=1/TPLD开发软件也正是通过这个公式来计算系统运行速度Fmax注：在这个逻辑图中有个参数：Tpd,即时钟的延时参数，我们在刚才做时间分析的时候，没有提这个参数，（如果使用PLD的全局时钟型号，Tpd可以为0，如果是普通时钟，则不为0）。所以如果考虑到时钟的延时，精确的公式应该是T=Tco+Tdelay+Tsetup-Tpd。当然以上全部分析的都是器件内部的运行速度，如果考虑芯片I/O管脚延时对系统速度的影响，那么还需要加一些修正。由于Tco、Tsetup是由具体的器件和工艺决定的，我们设计电路时只可以改变Tdelay。所以缩短触发器间组合逻辑的延时是提高同步电路速度的关键。由于一般同步电路都不止一级锁存（如图3），而要使电路稳定工作，时钟周期必须满足最大延时要求，缩短最长延时路径，才可提高电路的工作频率。如图2所示：我们可以将较大的组合逻辑分解为较小的几块，中间插入触发器，这样可以提高电路的工作频率。这也是所谓¡°流水线¡±（pipelining）技术的基本原理。从图5中可以容易的看出对建立时间放宽了Tpd，所以D2的建立时间需满足要求：Tpd＋T-Tco-T2max＝T3由于建立时间与保持时间的和是稳定的一个时钟周期，如果时钟有延时，同时数据的延时也较小那么建立时间必然是增大的，保持时间就会随之减小，如果减小到不满足D2的保持时间要求时就不能采集到正确的数据，如图6所示。这时即T－（Tpd－Tco-T2min）T4,就不满足要求了，所以D2的保持时间应该为：T－（Tpd+T－Tco-T2min）＝T4即Tco＋T2min-Tpd＝T4从上式也可以看出如果Tpd＝0也就是时钟的延时为0那么同样是要求Tco＋T2minT4，但是在实际的应用中由于T2的延时也就是线路的延时远远大于触发器的保持时间即T4所以不必要关系保持时间。8、说说对数字逻辑中的竞争和冒险的理解，并举例说明竞争和冒险怎样消除。（仕兰微电子）9、什么是竞争与冒险现象？怎样判断？如何消除？（汉王笔试）在组合逻辑中，由于门的输入信号通路中经过了不同的延时，导致到达该门的时间不一致叫竞争。产生毛刺叫冒险。如果布尔式中有相反的信号则可能产生竞争和冒险现象。解决方法：一是添加布尔式的（冗余）消去项，但是不能避免功能冒险，二是在芯片外部加电容。三是增加选通电路在组合逻辑中，由于多少输入信号变化先后不同、信号传输的路径不同，或是各种器件延迟时间不同（这种现象称为竞争）都有可能造成输出波形产生不应有的尖脉冲（俗称毛刺），这种现象成为冒险。10、你知道那些常用逻辑电平？TTL与COMS电平可以直接互连吗？（汉王笔试）常用逻辑电平：TTL、CMOS、LVTTL、LVCMOS、ECL（EmitterCoupledLogic）、PECL（Pseudo/PositiveEmitterCoupledLogic）、LVDS（LowVoltageDifferentialSignaling）、GTL（GunningTransceiverLogic）、BTL（BackplaneTransceiverLogic）、ETL（enhancedtransceiverlogic）、GTLP（GunningTransceiverLogicPlus）；RS232、RS422、RS485（12V，5V，3.3V）；TTL和CMOS不可以直接互连，由于TTL是在0.3-3.6V之间，而CMOS则是有在12V的有在5V的。CMOS输出接到TTL是可以直接互连。TTL接到CMOS需要在输出端口加一上拉电阻接到5V或者12V。cmos的高低电平分别为:Vih=0.7VDD,Vil=0.3VDD;Voh=0.9VDD,Vol=0.1VDD.ttl的为:Vih=2.0v,Vil=0.8v;Voh=2.4v,Vol=0.4v.用cmos可直接驱动ttl;加上拉电阻后,ttl可驱动cmos.1、当TTL电路驱动COMS电路时，如果TTL电路输出的高电平低于COMS电路的最低高电平（一般为3.5V），这时就需要在TTL的输出端接上拉电阻，以提高输出高电平的值。2、OC门电路必须加上拉电阻，以提高输出的搞电平值。3、为加大输出引脚的驱动能力，有的单片机管脚上也常使用上拉电阻。4、在COMS芯片上，为了防止静电造成损坏，不用的管脚不能悬空，一般接上拉电阻产生降低输入阻抗，提供泄荷通路。5、芯片的管脚加上拉电阻来提高输出电平，从而提高芯片输入信号的噪声容限增强抗干扰能力。6、提高总线的抗电磁干扰能力。管脚悬空就比较容易接受外界的电磁干扰。7、长线传输中电阻不匹配容易引起反射波干扰，加上下拉电阻是电阻匹配，有效的抑制反射波干扰。上拉电阻阻值的选择原则包括:1、从节约功耗及芯片的灌电流能力考虑应当足够大；电阻大，电流小。2、从确保足够的驱动电流考虑应当足够小；电阻小，电流大。3、对于高速电路，过大的上拉电阻可能边沿变平缓。综合考虑以上三点,通常在1k到10k之间选取。对下拉电阻也有类似道理//OC门电路必须加上拉电阻，以提高输出的搞电平值。OC门电路要输出“1”时才需要加上拉电阻不加根本就没有高电平在有时我们用OC门作驱动（例如控制一个LED）灌电流工作时就可以不加上拉电阻OC门可以实现“线与”运算OC门就是集电极开路输出总之加上拉电阻能够提高驱动能力。11、如何解决亚稳态。（飞利浦－大唐笔试）？亚稳态是指触发器无法在某个规定时间段内达到一个可确认的状态。当一个触发器进入亚稳态时，既无法预测该单元的输出电平，也无法预测何时输出才能稳定在某个正确的电平上。在这个稳定期间，触发器输出一些中间级电平，或者可能处于振荡状态，并且这种无用的输出电平可以沿信号通道上的各个触发器级联式传播下去。解决方法：1降低系统时钟频率2用反应更快的FF3引入同步机制，防止亚稳态传播4改善时钟质量，用边沿变化快速的时钟信号关键是器件使用比较好的工艺和时钟周期的裕量要大。亚稳态寄存用d只是一个办法，有时候通过not，buf等都能达到信号过滤的效果12、IC设计中同步复位与异步复位的区别。（南山之桥）同步复位在时钟沿采复位信号，完成复位动作。异步复位不管时钟，只要复位信号满足条件，就完成复位动作。异步复位对复位信号要求比较高，不能有毛刺，如果其与时钟关系不确定，也可能出现亚稳态。13、MOORE与MEELEY状态机的特征。（南山之桥）Moore状态机的输出仅与当前状态值有关,且只在时钟边沿到来时才会有状态变化.Mealy状态机的输出不仅与当前状态值有关,而且与当前输入值有关,这14、多时域设计中,如何处理信号跨时域。（南山之桥）不同的时钟域之间信号通信时需要进行同步处理，这样可以防止新时钟域中第一级触发器的亚稳态