数字电路与逻辑设计-第6章寄存器

三、寄存器，移位寄存器。寄存器是一种常用的时序逻辑电路,用来存储多位二进制代码。这些代码可以是数据，指令，地址或其他信息。由于一个触发器只能存放一位二进制代码，因此，用n个触发器和一些起控制作用的门电路，可以组成n位寄存器。按功能划分，寄存器可分为：数码寄存器移位寄存器1、数码寄存器1DCIDI存数指令QQ1、数码寄存器数码寄存器是能够存放二进制数码的电路。由于触发器具有记忆功能，因此可以作为数码寄存器的电路。下图为由D触发器实现寄存一位数码的寄存单元。工作原理：若DI=0，在存数指令的作用下，Qn+1=0，若DI=1，在存数指令的作用下，Qn+1=1。这样，在存数指令的作用下，将输入信号的数码DI存入到D触发器中。这样寄存器只用来存放数码，一般仅具有接收数码，保持并清除原有数码等功能，电路结构和工作原理都比较简单。一个多位的数码寄存器，可以看作是多个触发器的并行使用。2、移位寄存器移位寄存器是一个同步时序电路，除具有存放数码的功能外，还具有将数码移位的功能，即在时钟CP作用下，能够把寄存器中存放的数码依次左移或右移。⑴下图为由4个D触发器构成的4位左移的移位寄存器由图可见：Q1n+1=VI，Q2n+1=Q1nQ3n+1=Q2n，Q4n+1=Q3n1D4CI1D4CI1D4CI1D4CIQ4Q3Q2Q1输入VICP就实现了数码在移存脉冲作用下，向左依位移存。同理可构成右移位寄存器。10111111001011⑵双向寄存器同时具有左移和右移的功能，是左移还是右移取决于移存控制信号M。如图所示由图可写出各级D触发器的状态转移方程：Q4n+1=AM+MQ3n其中，A为右移输入数码Q3n+1=MQ4n+MQ2nB为左移输入数码Q2n+1=MQ3n+MQ1nQ1n+1=MQ2n+MB当M=1时，Q4n+1=AQ3n+1=Q4nQ2n+1=Q3nQ1n+1=Q2n因此，在移存脉冲CP作用下，实现右移移位寄存功能。当M=0时，Q4n+1=Q3nQ3n+1=Q2nQ2n+1=Q1nQ1n+1=B因此，在移存脉冲CP作用下，实现左移移位寄存功能。所以在双向移位寄存器中，我们可通过控制M的取值来完成左右移功能。在上例中，M=1时，完成右移功能；M=0时，完成左移功能。1.移位寄存器的逻辑功能：既能寄存数码，又能在时钟脉冲的作用下使数码向高位或向低位移动移位寄存器按移动方式分单向移位寄存器双向移位寄存器左移位寄存器右移位寄存器2.移位寄存器的逻辑功能分类①实现数码串—并行转换通常信息在线路上的传递是串行传送，而终端的输入或输出往往是并行的，因而需对信号进行串—并行转换或并—串转换。⑶移位寄存器的应用并入并出、并入串出、串入并出、串入串出移位寄存器的应用并入并出－数据寄存并入串出－多位数据共信道传输串入并出－共信道传输数据接收串入串出－数字延迟可变长度移位寄存器A、串行转换成并行（5单位信息的串—并转换电路）组成：由两部分:5位右移移位寄存器,5个与门组成的并行读出电路.5单位信息：是由5位二进制数码组成一个信息的代码。并行读出脉冲必须在经过5个移存脉冲后出现，并且和移存脉冲出现的时间错开。1DCI1DCI1DCI1DCI1DCI＆＆＆＆＆并行读出指令串行输入移存脉冲CPD5D4D3D2D1Q1Q2Q3Q4Q511001分析：假设串行输入的数码为10011（左边先入）序号Q1Q2Q3Q4Q50—————11————201———3001——41001—511001并行输出11001串—并行转换状态表波形：并行输出脉冲移存脉冲Q1Q2Q3Q4Q5110011001B并行转换为串行（输入是并行，输出是串行）组成：右移移位寄存器和输入电路分析：由于是D触发器，有Qn+1=D由于D1=MD11=MD11，D2=……因此在移存脉冲作用下，状态转移方程为：Q1n+1=MD11，Q2n+1=MD12+Q1nQ3n+1=MD13+Q2n，Q4n+1=MD14+Q3nQ5n+1=MD15+Q4n工作时:(1)RD首先清零，使所有触发器置0。(2)当并行取样脉冲M=1时，在第一个移存脉冲CP的作用下，输入信号D11~D15并行存入到各级触发器中。(3)存入以后并行取样脉冲M=0，在移存的脉冲CP的作用下，实行右移移存功能，从Q5端输出串行数码。假设输入的5位数码为11001（Q1…Q5），第二组为10101。5单位数码并—串行转换状态转移表序号Q1Q2Q3Q4Q5000000111001（并入）201100串行输出300110400011500001610101（并入）M=1M=1M=0波形：RDCP并行取样Q1Q2Q3Q4Q511001000111234567891010011注：并行取样脉冲M与移存脉冲之间有一定的关系。若输入信号的位数为N位，则由n级触发器构成移位寄存器。移存脉冲频率为：fcp=nfmfcp为移存脉冲，fm并行取样脉冲频率，M的脉冲宽度应比CP脉冲的宽。②移位寄存器用于脉冲节拍延迟。输入信号经过n级移位寄存器后才到达输出端，因此输出信号比输入信号延迟了n个移存脉冲周期，这样就起到了节拍延迟的作用。延迟周期：td=ntcp。③还可构成计数分频电路。3集成移位寄存器⑴集成74LS195首先看一下195内部电路构成（189页）及外部端口的作用。CR为异步清0端J，K为串行数据输入端D0，D1，D2，D3为并行数据输入端。SH/LD为移位/置入控制端分析：根据D触发器的状态方程和激励函数，有Q0n+1=SH/LDD0+SH/LD（JQ0n+KQ0n）Q1n+1=SH/LDD1+SH/LDQ0nQ2n+1=SH/LDD2+SH/LDQ1nQ3n+1=SH/LDD3+SH/LDQ2n当SH/LD=0时，即置入功能时，有Q0n+1=D0Q1n+1=D1Q2n+1=D2Q3n+1=D3若SH/LD=1，即右移功能时，有Q0n+1=JQ0+KQ0nQ1n+1=Q0nQ2n+1=Q1nQ3n+1=Q2n74LS195的逻辑符号（书上190图6—2—14）74LS195的功能表⑵集成移位寄存器74LS195的应用a串行—并行转换下图所示为7位串行-并行转换器JKD0D1D2D3SH/LDⅠCRQ0Q1Q2Q3Q3JKD0D1D2D3SH/LDⅡCRQ0Q1Q2Q3Q3串输入行DI01Q0Q1Q2Q3Q4Q5Q6CRCP并行输出电路结构分析：串行输入数据DI加到片Ⅰ的J，K和D0端。片Ⅰ的D1端接0，作为标志码，片Ⅰ其余的D2，D3接1。片Ⅱ的串行数据输入端J，K接片Ⅰ的Q3。片Ⅱ的输入端D0~D3均接1。片Ⅱ的Q3输出作片Ⅰ和片Ⅱ的SH/LD输入。工作过程：①器件通过CR清0，使所有Q输出均为0，包括片Ⅱ的Q3=0。②由于此时片ⅡQ3=0，使片Ⅰ，片Ⅱ的SH/LD均为0，在第一个CP上升沿到达时，两芯片均执行并行置入功能，使转换器总输出“Q0~Q6”=“D0011111”③由于片ⅡQ3=1，使SH/LD=1，在下一个CP上升沿到达时，执行右移寄存功能。使串行数数据的D1移入寄存器，使总输出“D0~D6”=“D1D001111”。④在CP上升沿作用下，由于片ⅡQ3=1，使电路继续执行右移移位功能，串行输入数据逐个存入到移位寄存器，直到“Q0~Q6”=“D6~D0”。⑤这时标志码0移到了片Ⅱ的Q3，使SH/LD=0，在下一CP上升沿到达时，执行又一次的并行置入功能，开始新的一组7位数码的串—并开始。ｂ并行—串行转换器（书上１９２页）工作过程：①在启动脉冲和时钟ＣＰ作用下，执行并行置入功能。片ⅡＱ３＝ＤＩ６。②启动脉冲消失，在ＣＰ作用下，由于标志位０的存在，使门Ｇ１输出为１，使得ＳＨ／ＬＤ＝１，执行右移移位寄存功能。③以后在移存脉冲作用，并行输入数据由片Ⅱ的Ｑ３逐位串行输出，同时又不断地将片Ⅰ的串行输入端Ｊ，Ｋ＝１的数据移位寄存到寄存器。④第１个ＣＰ时：ＤＩ６２ＤＩ５３ＤＩ４４ＤＩ３５ＤＩ２６ＤＩ１７ＤＩ０串出数据(Q3)⑤当第７个ＣＰ脉冲到达后，片Ⅱ的Ｑ２＝０，Ｑ３＝ＤＩ０，片Ⅰ，Ⅱ的其余输入端均为１，门Ｇ１的输入全为１，使ＳＨ／ＬＤ＝０。标志着这一组７位并行输入数据转换结束。同时在下一时钟ＣＰ作用下，执行下一组７位数据的并行置入，进行下一组并行数据的并—串转换。74LS194的功能表×××××××0018L××××0×0117H××××1×01160×××××010151×××××11014D0D1D2D3D0D1D2D3××1113××××非上升沿××××120000×××××××××01D0D1D2D3右移DSR左移DSLMBMAQ0Q1Q2Q3并行输入时钟脉冲CP串行输入控制信号输出输入清零RD序号n2Qn1Qn0Qn3Qn2Qn1Qn3Qn2Qn1Qn3Qn2Qn1Qn0Qn2Qn1Qn0Qn2Qn1Qn0Qn3Q异步清零同步置数低位向高位移动(右移)高位向低位移动(左移)保持按移存规律构成的任意模值计数分频器称为移存型计数器。常用的移存型计数器有环形计数器和扭环计数器。3、用集成移位寄存器实现任意模值的计数分频移位寄存器构成的同步移位计数器1.环形计数器环形计数器的特点：电路简单，N位移位寄存器可以计N个数，实现模N计数器。状态为1的输出端的序号等于计数脉冲的个数，通常不需要译码电路。0Q1QS3D2D1D0D2Q3Q74194SRDCP∧DSLSRD01111000START3Q00001Q0010Q1Q0100210001、环形计数器例1：用CT1195构成M=4的环形计数器。态序表Ｑ３Ｑ２Ｑ１Ｑ００００１００１００１００１０００移位寄存器构成的移位计数器1.环形计数器3Q00001Q0010Q1Q0100210000011011011001001011111101101101110100000111101011、环形计数器1.电路除了有效计数循环外，还有五个无效循环；2.不能自启动;3.工作时首先在SH/LD加启动信号进行预置.1、环形计数器1.连接方法：——将移位寄存器的最后一级输出Q反馈到第一级的Ｊ、K输入端；2.判断触发器个数n：——计数器的模为Ｍ＝ｎ(n为所需移位寄存器的位数)2．扭环形计数器为了增加有效计数状态，扩大计数器的模，可用扭环形计数器。一般来说，N位移位寄存器可以组成模2N的扭环形计数器，只需将末级输出反相后，接到串行输入端。QD1SR013SQ∧QSSLD74194DRDDCPQ02D1D32010清零101011001001001001011101001101101Q000110001QQ00003011002Q0011111001111111移位寄存器构成的移位计数器2、扭环形计数器例1：M=8的扭环形计数器。态序表Q0Q1Q2Q300001000110011101111011100110001移位寄存器构成的移位计数器1.电路除了有效计数循环外，还有一个无效循环;2.不能自启动;3.工作时首先在R加启动信号进行清零.2、扭环形计数器1.连接方法：——将移位寄存器的最后一级输出Q经反相器后反馈到第一级的Ｊ、K输入端;2.判断触发器个数n：——计数器的模为Ｍ＝2n(n为移位寄存器的位数)2、扭环形计数器3．移位计数器的设计移位计数器必定存在非工作循环无论环形或扭环形移位计数器，自启动电路设计均只改变第一级输入端01011001001001001011101001101101Q000110001QQ00003011002Q0011111001111111移位计数器的设计主要是自启动设计：选定工作循环并使移位计数器自动工作于工作循环中可以选择的自启动方案分别是：111xxx1x0x0001xxQ3Q20000100101111110Q1Q0033210DQQQQQ0310DQQQ例6-12：应用4位移位寄存器74195，实现模12同步计数。小结：用74195构成其余不同模值时，结构不变，只需改变并行输入数据即可。例：应用移位寄存器和译码器可以构成程序计数分频器。本章小结本章主要讨论了几种常用的时序模块，