集成电路电阻总结(superczy)

电阻小结Superczy（陈征宇）[e-mail]2005.6.11集成电路中电阻的种类在集成电路工艺中，电阻可以同过很多种方式来实现，电阻主体可以通过不同的层来实现。通常按照不同的制作方式电阻分为：阱电阻、p+/n+电阻、Poly电阻、金属电阻，其中对于p+/n+电阻和Poly电阻还存在硅化和非硅化电阻之分，不同的电阻性能相差较大。1.1电阻Spice模型在精确分析电阻时，使用的电阻的非线性模型，这种模型包括：电压非线性、温度特性、寄生电容[参考###spectreref-ComponentStatementsPartIII-TwoTerminalResistor(resistor)]。更精确的电阻模型寄生电容也存在非线性，如电容的电压非线性和温度特性，这种模型一般用于nwell、p+/n+电阻模型，这种模型等效为电阻主体和两个二极管[参考###spectreref-ComponentStatementsPartIII-PhysicalResistor(phy_res)]。电阻非线性模型等效电路如下：图一各种电阻的等效模型其中A对应TerminalResistor模型,一般用于Poly电阻，B和C对应PhysicalResistor模型，一般用于nwell、p+/n+这种用扩散区做得电阻。其中B对应p+和pwell电阻模型，C对应n+和nwell电阻模型。电阻主体的非线性计算：考虑电压非线性和温度系数的话，电阻的计算为：)]tnom-(T*tc2tnom)-(T*tc1[1*)...V*c2V*c1(1*etch)]*2-(W/etchl)*2-(L*[RshR22+++++=其中Rsh为方块薄层电阻；etch1和etch分别是电阻实际制作完成后和设计时的理想几何尺寸L、W的差别，etchl和etch分别表示L、W的缩减；c1和c2分别为一次电压系数和二次电压系数，V是电阻两端的压差；tc1和tc2分别表示一次温度系数和二次温度系数，tnom表示model规定的正常温度。这样如果不考虑电压非线性和温度时，电阻主体的表达式为etch)]*2-(W/etchl)*2-(L*[RshR=即方块电阻和长宽比的乘积。寄生电容的计算：A中的电容表达式为：]tnom)-(T*tc2ctnom)-(T*tc1c[1*etchl)*2-etch*2-L(W*Cjsw*2etch)*2-(W*etchl)*2-(L*CjC2++++=Cj和Cjsw分别是面积和周长相关的电容密度；etch1和etch分别是电阻实际制作完成后和设计时的理想几何尺寸L、W的差别，etchl和etch分别表示L、W的缩减；tc1c和tc2c分别表示一次温度系数和二次温度系数，tnom表示model规定的正常温度。cratio)-(1*CC2cratio*CC1==Cratio是电容分布在1，2端的系数。B、C中的电容是二极管的寄生电容，除了和温度有关外，还存在电压非线性，[参考###spectreref-ComponentStatementsPartII-PhysicalResistor(phy_res)]。如果不考虑非线性的话，电容计算和A中相同。有些厂家的某些工艺给的电阻模型都不考虑电容。1.2各种电阻阱电阻(Welldiffuseresistor)：即用阱来做电阻主体，在P衬底工艺下阱电阻一般nwell层来实现，（nwelldiffuseresistor）。特点：—n阱电阻的方块薄层电阻Rsh（sheetresistance）比较大，通常为几百欧姆。但是其不仅受工艺的影响，而且Rsh也受电阻宽度的影响(如下图)。图二nwell电阻的非线性这是由于宽度为几微米时，n阱在边缘的扩散与宽度有关。—n阱电阻的Rsh还随着阱到衬底的电压变化而改变剧烈，这导致电阻呈现出严重的非线性。这是因为阱是低参杂的，如果阱到衬底的压差不一样的话，由pn结知识可知，阱底部和衬底间的反型层的厚度变化比较大，严重影响n阱单位长宽的电阻值。这样n阱电阻难确定阻值的大小，匹配起来比较困难。p+/n+电阻(p+/n+diffuseresistor)这种电阻是在衬底或者阱中用p+或n+扩散区制做而成的电阻。这种电阻和阱电阻的区别从本质上来说就是参杂浓度，阱和衬底的参杂要远低于p+/n+扩散区，这也导致这两种电阻性能差别。特点：—p+/n+电阻的参杂浓度高于阱电阻，因而其薄层电阻（Rsh）要比阱电阻小，通常在100-200欧姆左右。—p+/n+电阻的薄层电阻（Rsh）对于扩散区到阱或者衬底的电压变化不像阱电阻这样敏感。因为p+/n+电阻的参杂浓度高，对于特定的压差变化，p+/n+扩散区中的反型层厚度变化小。这样p+/n+电阻的匹配性能要比nwell电阻好。—p+/n+电阻的具有较大的寄生电容。由电阻的模型一节可知，像nwell电阻、p+/n+电阻这种扩散区作的电阻，它的等效模型包括两个反向偏压得pn结。由pn结相关知识可知，反偏的pn结以势垒电容为主，而参杂浓度越大，单位电荷所占的反型层越薄的话势垒电容越大，这一点是显而易见的（参见“电子线路（二）：本科模电教材”）。这样，p+/n+电阻的寄生pn结电容会比nwell的寄生pn结电容大。Poly电阻Poly电阻时集成电路设计中最常用到的一种电阻，它是由用作MOS管栅极的Poly层做成的电阻，有些工艺除了有用来做栅极的Poly，还有专门用来做电阻电容的其它Poly层。Poly电阻般会有很多种:参杂硅化的Poly电阻、参杂非硅化的的Poly电阻、非参杂非硅化的Poly电阻。—参杂硅化的Poly电阻。Polysilicon本身的薄层电阻（Rsh）是比较大的，由于其通常用来做MOS管的栅极，所以为了降低栅极上的电压分布，一般对Poly注入n+或者p+杂质离子，这一点可以从继承电路的制作工艺上看出来。因为MOS管都是做完栅极，再在整个活性区进行p+/n+离子注入在Poly的两侧形成p+或n+扩散区，这样Poly本身也被注入了p+或n+杂质离子。同时为了进一步减少Poly的电阻，提高MOS性能，在现代短沟道工艺中都有Polysilicide工序，在用作栅极的Poly层上沉积导电的硅化物。这样，如果用栅极的Poly层来做电阻的话，不采用特殊处理的话，电阻是参杂硅化的Poly电阻—参杂非硅化的Poly电阻。对于电阻来说，硅化物不仅降低了薄层电阻（Rsh），而且由于硅化物工艺参数会引入偏差，如不同晶圆沉积的厚度不一，所以薄层电阻随工艺相对波动范围大，同时在同一晶圆上，由于硅化物的存在，它的电阻的匹配性能也不如非硅化的Poly电阻。为了制作更精确的电阻，许多工艺提供“硅化物阻挡层”，即在用作电阻Poly上覆盖上一层硅化物阻挡层，防止Poly被硅化。这样的电阻为参杂非硅化Poly电阻。—非参杂非硅化的Poly电阻。为了在Poly上制作高阻，有些工艺提供阻值Poly被硅化的同时也防止对Poly进行离子注入，这样的Poly电阻高薄层电阻（Rsh）比nwell电阻还要大，同时具备比较好的性能。注备：因为Silicide工序对MOS管扩散区也进行硅化，降低MOS管漏源极上的电压分布，所以p+/n+电阻也分为硅化的P+/n+和非硅化的p+/n+；前面讨论的p+/n+电阻属于非硅化的电阻。特点：—参杂非硅化的Poly电阻。这种Poly电阻的薄层电阻比nwell和p+/n+电阻小，一般为几十到一百多欧。由其电阻等效模型可知，由于其不存在寄生二极管，不会有反型层的影响，应而具有较高的线性度。因而匹配性能是电阻中最好的，一般用来做高精电阻。电阻的寄生电容可认为是Poly和衬底形成的平板线性电容，和面积相关的电容系数Cj基本上和nwell的相当或稍微大点，但是Poly和衬垫形成的电容不像nwell的pn结电容一样和边缘相关的电容还占很大比例。因而一般小面积电阻，Poly电阻的电容会比nwell电阻的寄生电容小，而大面积电容则可能稍微大点！但不管怎么样都会远远小于p+/n+电阻的寄生电容。如：一般Poly和nwell和面积相关的寄生电容系数Cj在100e-6左右,而p+/n+电阻电容系数Cj在1e-3左右。这种Poly电阻的温度系数也会偏小，参见(图3：TSMC_0.25umCMOSmixedsignal工艺下各种电阻的参数)。—参杂硅化的Poly电阻。硅化后的Poly电阻的薄层电阻非常低，一般在3-5欧姆左右。而且由于硅化物工艺参数会引入偏差，如不同晶圆沉积的厚度不一，所以薄层电阻随工艺相对波动范围大，一般会在70%左右。同时在同一晶圆上，由于硅化物的存在，它的电阻的匹配性能、线性度、温度系数等都不如非硅化的Poly电阻。同理，硅化的P+/n+电阻线性度、匹配性能也不如非硅化的p+/n+电阻。—非参杂非硅化的Ploy电阻。这种电阻的薄层电阻极高，一般在1-2K左右，寄生电容、温度系数、线性度等都和非硅化的Poly电阻相当。金属电阻金属电阻是所有电阻中薄层电阻最小的，一般用来做其他电阻无法完成的小电阻，如超高速FlashADC中的电阻阶梯。1.3具体工艺下的电阻模型参数TSMC0.25umCMOSMixedsignalProcessresistormodel图三TSMC_0.25umCMOSmixedsignal工艺下各种电阻的参数具体工艺下各种电阻版图怎么实现，参考：“$My_IC_data\设计规则\mos模型\TSMC的相关说明文档”参考：[1]###Chart0.35umresistormodels[2]###TSMC0.25umresistormodels2电阻的精度2.1电阻的绝对偏差和失配。和MOS管一样，由于工艺误差的存在，电阻在制作出来以后会和设计值存在误差。设计电路时根据分析问题的角度不同，一般器件的误差可以分为两类：绝对误差和匹配误差。—绝对误差是器件的设计值和实际值间的绝对偏差。—匹配误差是值设计值相同的器件的实际值间的偏差。一般情况下器件的绝对误差会远远大于器件的匹配误差。可能匹配器件的实际值都和设计值相差的很远，但它们的实际值间的偏差会很小。电路设计时重点考虑哪一类偏差跟据电路设计而不同。从图三可以看出来，对于所有类型的电阻，它们的绝对工艺误差是比较大的，一般子在10%-30%，对于硅化的Poly、p+/n+电阻的误差在70%以上。正因为电阻绝对工艺误差大，所以一般电阻都是应用到对绝对值要求很低的电路中，这样在分析的时候主要考虑的是电阻间的匹配误差。电阻绝对误差和失配的原因：引起电阻实际值和设计值间偏差的因素有很多，主要是由于工艺上的原因，其次还有电阻本身的非线性因素。—不同批次（batch）、不同晶圆（wafer）之间工艺参数相差很大，如离子注入浓度、腐蚀强度等。这引起器件很大的绝对工艺误差，也是电阻绝对误差变动大的直接原因。由于器件匹配是指同一芯片（chip）内部的匹配，因而这种批次间（batchtobatch）、晶圆间（wafertowafer）的工艺偏差不引起器件的失配，也就是说批次、晶圆间的误差对于匹配器件的影响是一样的。—同一晶圆内，由于光刻、腐蚀引起的电阻几何图形边缘的失配；—同一晶圆内，由于浓度梯度引起的薄层电阻的失配；—非工艺误差因素，由于电阻本身的非线性所引起的失配；电阻匹配性设计：不同类型、不同尺寸、不同大小、不同版图设计的电阻，所能达到的匹配精度是不一样，一般的原则是：—尽可能选用线性度更好的电阻，虽然电阻的线性度不如工艺引响普遍，但在某些电路中对于匹配是很重要：图四电阻的线性度对电路的影响如图四，A中电阻R2的长是R1的两倍，由电阻非线性模型可知，如果不考虑etch、etchl同时忽略电容、温度效应和非线性的话，R2因该是R1的两倍。但是由于电压非线性会导致R1+R1和R2的失配。设R2两端的电压为2V，如果不考虑etch和ech1以己温度效应的话：)V*c2V*c1(1*/W)L*(Rsh1R2++=)4V*c22V*c1(1*/W)2L*(Rsh2R2++=所以在集成电路设计中，如果要实现倍数