11新改的FPGA实验课件——2016

电工电子技术系列实验北京航空航天大学电工电子中心2016-11十、现场可编程门阵列FPGA(FieldProgrammableGateArray)实验4学时实验说明1、实验目的2、实验设备3、数字器件分类4、可编程逻辑器件概述5、实验箱功能及使用介绍6、实验操作步骤7、QuartusII9.0应用软件的介绍8、实验内容9、实验总结要求一.实验目的1、熟悉使用可编程逻辑器件→Altera公司FPGACycloneIII系列EP3C55。2、掌握FPGA集成环境→Altera公司FPGAQuartusII9.0设计数字电路的流程和调试方法。3、学习“FPGA数字开发系统实验箱”的使用以及文件下载烧录过程。4、熟悉并掌握核心板与接口电路等工作原理及其功能模块绑定信息。5、练习自己设计芯片的方法。二.实验设备1、微机１台2、FPGA数字开发系统实验箱１台（FPGA芯片型号：CycloneIIIEP3C55）3、Windows7操作系统4、QuartusII9.0应用软件三.数字器件分类数字器件存储器微处理器逻辑器件固定逻辑可编程逻辑四.可编程逻辑器件概述1.可编程逻辑器件发展PLD(ProgrammableLogicDevice)→PROM(ProgrammableReadOnlyMemory)→PLA(ProgrammableLogicArray)→PAL(ProgrammableArrayLogic)→可重复编程的GAL(GenericArrayLogic)→大规模集成电路技术EPLD(ErasableProgrammableLogicDevice)→CPLD(ComplexProgrammableLogicDevice)→FPGA(FieldProgrammableGateArray)2FPGA/CPLD结构（1）CPLD是基于乘积项（Product-Term)即“与-或阵列+F/F”之结构。（2）FPGA是基于查找表（LUT，Look-UpTable）。（3）CPLD一般都是FLASH工艺，而FPGA采用SRAM工艺。（4）CPLD分解组合逻辑的功能很强，一个宏单元就可以分解十几个甚至20～30多个组合逻辑输入。而FPGA的一个LUT只能处理4输入的组合逻辑。因此，CPLD适合用于设计译码等复杂组合逻辑。（5）FPGA的制造工艺确定了FPGA芯片中包含的LUT和触发器的数量非常多，往往都是几千上万，PLD一般只能做到512个逻辑单元，而且FPGA的平均逻辑单元成本大大低于PLD。如果在设计中使用了大量触发器（如设计一个复杂的时序逻辑），那么选择使用FPGA就是一个很好设计方案。3.实验中采用FPGA—CycloneIIIEP3C55F484C8（1）EP3C：公司签名Cyclone；55-芯片型号；F-封装形式；484-引脚数；C-工作温度；8-速度；（2）CycloneIIIFPGACycloneIIIFPGA是AlteraCyclone系列的第三代产品，是一款低功耗、低成本和高性能的FPGA，进一步扩展了FPGA在成本和功耗敏感领域中的应用。采用65nm低功耗工艺技术，对芯片和软件采取了更多的优化措施，提供丰富的特性推动宽带并行处理的发展。包括8个型号，容量5K至120K逻辑单元，最多534个I/O引脚供用户选用，4-MBit嵌入式存储器、288个嵌入式18X18乘法器、专用外部存储器接口电路、锁相环（PLL）以及高速差分I/O等。4.CycloneFPGA器件组成和特点（1）CycloneFPGA器件主要由逻辑阵列块(LAB)、嵌入式存储器块、I/O单元和PLL等模块构成，在各个模块之间存在着丰富的互连线和时钟网络。（2）CycloneFPGA器件的可编程资源主要来自逻辑阵列块(LAB)，而每个LAB都是由多个LE来构成。LE(LogicElement)即逻辑单元，是CycloneFPGA器件的最基本可编程单元。（3）LogicElements(Les)逻辑单元包括查找表、可编程的寄存器、级联和进位扩展电路、可编程控制电路、局部和全局的内部连接总线。（4）可编程的寄存器能被配置为D触发器、T触发器、J-K触发器或者R-S触发器，它也能被旁路以产生组合逻辑输出。触发器的控制信号（时钟、清零和置位信号）可由所选择的信号来驱动，这些信号可以是全局输入信号、通过普通输入/输出引脚输入的信号或者器件内部产生的信号。每个逻辑单元能产生2个输出，它们分别驱动芯片上局部（LAB）互连和全局（快速通道）互连。（5）LUT(Locked-UpTable)查找表结构是利用地址和存储数据来产生逻辑函数。它的本质就像逻辑函数的真值表，查找表的地址为输入变量，该地址存储的数据就是输出的逻辑函数。查找表用来产生组合逻辑，它能产生4输入变量的逻辑函数。当需要产生更多的输入变量的逻辑函数时，级联链这样的高速数据通道可以把相邻的查找表并联起来，利用增加的查找表就能实现要求。查找表本身由一组触发器组成，触发器中存储了由给定函数确定的真值表。（6）LE主要由一个4输入的查找表LUT、进位链逻辑和一个可编程的寄存器构成。4输入的LUT可以完成所有的4输入、1输出的组合逻辑功能，进位链逻辑带有进位选择，可以灵活地构成1位加法或减法逻辑，并可以切换。每一个LE的输出都可以连接到局部布线、行列、LUT链、寄存器链等布线资源。5.FPGA—CycloneEP3C55F484C8N管脚分布情况6.主要厂商（1）ALTERA是最大可编程逻辑器件供应商之一。开发软件为MaxplusII和QuartusII。ALTERA被Intel收购。（2）XILINXFPGA的发明者。开发软件为Foundition和ISE。全球PLD/FPGA产品60%以上是由Altera和Xilinx提供的。可以讲Altera和Xilinx共同决定了PLD技术的发展方向。（3）LatticeLattice是ISP技术的发明者。ISP技术极大的促进了PLD产品的发展，与ALTERA和XILINX相比，中小规模PLD比较有特色。（4）ACTEL反熔丝(一次性烧写)PLD的领导者。由于反熔丝PLD抗辐射，耐高低温，功耗低，速度快，所以在军品和宇航级上有较大优势。五.实验箱功能及使用介绍1.实验箱实物图：2.实验平台硬件组成：3.各部分功能：（1）电源种类：+3.3V；+5V；+12V；2.5V。（2）LED显示方式：LED×16。（3）七段数码管显示方式：7段显示器×8。（4）LCD显示方式：2×16LCD字符型。（5）点阵显示方式：8×8点阵彩色显示器×4。（6）TFT-LCD触摸彩色液晶显示方式。（7）逻辑高低电平开关输出信号：SW1~SW16。（8）单脉冲输出信号：按键F1~F10。（9）连续脉冲输出信号：0.1～24MHz十四组时钟。（10）4×4矩阵（扫描）键盘。（11）实验箱其它功能：如扬声器；功放和音频模块；USB接口；PS/2接口；VGA；RS-232/485；D/A；A/D；I2CEEPROM和I2CRTC实时时钟；数字温度传感器、红外通讯等。4.FPGAEP3C55F484C8各引脚与外围接口之间的连接情况：EP3C55F484C8虽然有484个引脚，但提供给用户可用的有327个。我们的实验箱上该器件引脚端有固定连接、非固定连接两种模式。如引脚PIN_AB15与实验箱负载区接口电路按键F1已经连接好，功能为F1。它属于固定连接。如引脚PIN_W21与实验箱负载区接口电路按键F9由开关D_ALONE_CTRL_SW中KSI控制。若KSI=“0”已经连接，功能为F9；若KSI=“1”已经连接，功能为I2C_SDL。它属于固定连接或共享固定连接。非固定连接就是直接I/O引脚输出，如PIN_P20。所有引脚对应关系→FPGA管脚IO对照表见讲义P67表7-16。1）逻辑电平开关SW该系统使用了两组８×１的逻辑电平输入开关SW，“向上推”为高电平，“向下推”为低电平。逻辑电平开关SW分别接到FPGA的引脚，其对应关系如表1、表2所示。表1表2SW1SW2SW3SW4SW5SW6SW7SW8N18M20AA15V13D6C8E7F8SW9SW10SW11SW12SW13SW14SW15SW16AA17AB18C3E5C7E6F7A3注：CPRL_SW为4位拨码开关，具体对应功能实物如下图所示。此开关是控制核心板FPGA/CPLD中I/O与实验平台接口模块具体信息连接。工作模式1：由CPRL_SW拨码开关控制，SW9~SW16有效。SLE1SEL2TLSTLEN=00XX2）单脉冲按键单脉冲按键F1~10实物布局如下图所示。工作模式1：由CPRL_SW拨码开关控制。SLE1SEL2TLSTLEN=00XX单脉冲按键输入F1~10与FPGAI/O管脚连接关系如下表：BTB_CON-PINFPGA_PIN功能说明CON1.10AB15F1CON1.11AA16F2CON1.12AB19F3CON1.13W19F4CON1.14U19F5CON1.15AA22F6CON1.16W21F7SMBUS_SDA开关KSI选择CON1.17V21F8SMBUS_SCL开关KSI选择CON1.18U21F9I2C_SCL开关KSI选择CON1.19R18F10I2C_SDA开关KSI选择3）连续脉冲（时钟信号）连续脉冲由实验平台引针组“CLK_DIV”提供，可以输出不同的时钟频率，共有14个引针即14组输出，如下图，具体输出频率如下表：引脚序号引脚名字输出频率（Hz）1FRQH_Q0240000002FRQH_Q1120000003FRQH_Q260000004FRQH_Q330000005FRQH_Q57500006FRQ_Q5655367FRQ_Q6327688FRQ_Q940969FRQ_Q11102410FRQ_Q156411FRQ_Q1810（8）12FRQ_Q2010（2）13FRQ_Q2110（1）14FRQ_Q2310s（0.25）时钟clk绑定为→Pin-P20。同时选择合适的时钟频率输出引脚用导线与FPGA_EA2_p6相连。4）LED发光二极管LED实物布局如下图所示：该实验平台提供了16个发光二极管LED输出显示。当输入低电平时，发光二极管发光（反逻辑），当输入高电平时，发光二极管不发光。16个发光二极管有两种工作模式:工作模式1：由CPRL_SW拨码开关控制。LED1-8发光二极管与FPGAI/O管脚连接关系如下表：BTB_CON-PINFPGA_PIN功能说明CON1.2U12LED1CON1.3V12LED2CON1.4V15LED3CON1.5W13LED4CON1.6W15LED5CON1.7Y17LED6CON1.8R16LED7CON1.9T17LED8SLE1SEL2TLSTLEN=00XX工作模式2：由CPRL_SW拨码开关控制。LED9-16发光二极管与FPGAI/O管脚连接关系如下表：SLE1SEL2TLSTLEN=10XXBTB_CON-PINFPGA_PIN功能说明CON2.14E11LED9CON2.15C13LED10CON2.16F11LED11CON2.18C15LED12CON2.19E14LED13CON2.20B7LED14CON2.21B8LED15CON2.23B9LED165）七段数码管8个共阳极七段数码管实物布局如图所示：注：8个共阳极七段数码管共用8根段线，段选信号为高电平有效；具体哪一个数码管点亮由位选信号控制，位选信号为低电平有效。工作模式1：由CPRL_SW拨码开关控制。SLE1SEL2TLSTLEN=00XX七段数码管与FPGAI/O管脚连接关系如表所示：BTB_CON-PINFPGA_PIN功能说明CON1.25AA208xSEGLAa段CON1.26W208xSEGLBb段CON1.27R218xSEGLCc段CON1.28P218xSEGLDd段CON1.2