第4章存储器

1、第4次课第4章4.1.1存储器的分类（留到后面相应地方再讲）不同角度观察，有不同的分类。P70图4.1是在计算机中的作用分类。4.1.2存储器的层次（留到后面相应地方再讲）存储器的3个指标：速度、容量、位价。缓存—主存层次：解决CPU-主存速度不匹配问题。主存—辅存层次：解决存储系统容量问题。现代计算机都具有缓存、主存、辅存3级存储系统。逻辑（虚拟）地址概念P72物理（实际）地址概念P72虚实地址转换：由硬件和操作系统完成，对应用程序员透明。4.2.1概述上图：现在MAR、MDR做在CPU内了。译码器的输出端只一根有效。点画线内是主存的概念。上图是：主存与CPU联系的概念。存取时间：从收到地址起，到数据读出或写入止的时间。存取周期：本次访存开始，到连续下次访存开始的时间。=存取时间+存取器恢复时间。存储容量=存储单元个数*（存储单元字长/8）/8是将位单位变成字节单位存储器带宽：存储器交换数据的速度。单位时间内存储器能存取的信息量。片选信号决定芯片能否工作。有效能工作，无效不能工作。一般规定0：有效。地址译码器输出端只有一根有效。该图是单地址译码芯片。如果单元增多，则地址译码器输出端。

2、线数相对增加很多。地址译码器输出端只有一根有效。该图是双地址译码芯片。如果单元增多，地址译码器输出端的线数和相对增加少。上图是双地址译码的位元。T1~T4构成静态触发器。内部结构省略，只描述了存储位元的外围电路。读操作,用PPS112讲写操作,用PPS113讲Intel2114芯片矩阵结构示意图如下：只有有效行列交叉点的存储元才被打通。Intel2114芯片一次打通4个存储元。Intel2114芯片读操作,用PPS115讲Intel2114芯片写操作,用PPS124讲前面的双译码图只有一组。本图4组，每组16列Pps133讲Pps134讲使用教材P81上的笔录，和Pps135讲开关。b低（0）a、c断；b高（1）a、c通负载电阻ac。a、c通，但制造工艺，使它有一定的电阻。动态RAM的刷新(不讲计算，只讲概念)刷新：增强存储元原来的信息。为了提高刷新效率，都是一次刷一行存储元。1、集中刷新：在规定的刷新周期内，以行为单位，对全部的存储单元刷新一次。要求：必须在存储元数据刚要忘记之前刷新一次。有死区。2、分散刷新：访问一次存储器，紧接着刷一行。无死区。存储单元不多，可能刷新过频繁。3、异。

3、步刷新：读写一段时间，刷新一部分，再读写一段时间，再刷新一部分…..。有短死区。学习指导：不要求刷新的相关的计算。今后工作用不上计算。硬件系统设计者才需要计算。第4课作业补1、存储器的3个指标是什么？补2、存储器的缓存—主存层次，主要解决什么问题？存储器的主存—辅存层次，主要解决什么问题？补3、什么是逻辑（虚拟）地址？什么是物理（实际）地址？P72补4、虚实地址转换由什么完成，对什么程序员是透明？4.5题补5、半导体存储芯片，有哪几类引出脚？补6、半导体存储芯片内部，采用双译码器比采用单译码器的主要好处是什么？补7、不做在作业本上，自觉看懂p76图4.9,、图4.10，p77图4.11、p78图4.13、p79图4.14的工作原理。4.8题4.9题第5次课4.2.4只读存储器ROMROM基本器件有两种：MOS型（金属氧化物半导体管）、TTL型（三极管逻辑半导体管）。P88图4.27：每列最上的、连Vcc的是负载电阻管。行列交叉处的管子是开关管。只有一行被选中（为1）。没选中的行，行线上为0，行列交叉处的管子呈高阻（无效）。只有选中的行，选中的列，行列交叉处的管子对输出有影响。有管子，使。

4、“放大器”的输入线为0，“放大器”反相后为，使输出为：1。无管子，使“放大器”的输入线为1，“放大器”反相后为，使输出为：0。掩膜ROM(MROM)程序由厂家写入，以后不可改变。图4.29PROM,由用户写入，写入后只能将1改为0，不能将0改为1。（TTL型）SiO2是结缘体。P90图4.30有错，S、D要各连N’。4、EEPROM电可搽除。搽除的环境和工作的环境不同。5、FlashMemory闪速存储器（U盘），搽除的环境和工作的环境相同。4.2.5存储器与CPU的连接芯片地址线并接在地址总线上。芯片控制线并接在对应的控制总线上。芯片数据线分别接在数据总线的不同的数据线上。芯片地址线并接在地址总线的低位部分线上。地址总线的的高位部分线作为芯片外部地址译码器（黄虚线部分）的输入线。芯片外部地址译码器的输出线接芯片的片选脚。芯片控制线并接在对应的控制总线上。芯片数据线并接在数据总线的同名数据线上。芯片地址线并接在地址总线的低位部分线上。地址总线的的高位部分线作为芯片外部地址译码器的输入线。芯片外部地址译码器的输出线分别接被合并的多个芯片的片选脚。芯片控制线并接在对应的控制总线上。被合并的。

5、多个芯片的数据线分别接在数据总线的不同的数据线上。被合并的多个芯片成为一个芯片组，各芯片组的数据线接法一样。P94，例4.1（不讲，对部分学生讲有一定的难度）设CPU16根地址线、8根数据线，并用MREQ作为访存控制信号，WR是读写控制信号（高电平为读，低电平为写）。现有芯片1K×4位RAM、4K×8位RAM、8K×8位RAM、1K×4位RAM、2K×8位ROM、4K×8位ROM、8K×8位ROM，及74138译码器和各门电路。如P94图4.36或门与非门非门C、B、A为变量输入端Y0….Y7为变量输出端G1=1,G2A=0,G2B=0,74138才工作画出CPU与存储器的连接图。要求如下：①主存空间分配：6000H—67FFH为系统程序区；6800H—6BFFH为用户程序区②合理选用上述存储芯片，说明各选几片③详细画出存储芯片的片选逻辑图第5课作业4.1题有解答补8：一个容量为16K×32位的存储器，其地址线和数据线的总和是多少？当选2K×8位的存储芯片时，需要多少片芯片？4.14题有解答第6次课4.2.6存储器的校验使用“海明校验码.doc”进行说明。讲海明码的生成步骤，讲校验步骤。

6、。4.2.7提高访存速度措施多体存储模块具有相同的容量和存取速度。存储模块各自有独立的MAR、MDR、地址译码器、驱动电路和读写电路。可并行操作。4.1.2存储器的层次缓存—主存层次：解决CPU-主存速度不匹配问题。主存—辅存层次：解决存储系统容量问题。现代计算机都具有缓存、主存、辅存3级存储系统。逻辑（虚拟）地址：程序中的地址。P72物理（实际）地址：主存的实际地址P72虚实地址转换：由硬件和操作系统完成，对应用程序员透明。第6课作业：补9：填下表，对海明校验和奇偶校验的比较校验位位数校验位放置位置自动纠错和发现错能力海明校验奇偶校验补10：选择题：使用海明校验的存储器，已知被访单元保存的数据有1位出错。当我们读这个单元时，会有结果（）。A.这个单元保存的数据会恢复成正确的B.从这个单元读出数据有1位是错的。C.这个单元保存的数据会恢复成正确的，读出数据也是正确的。D.这个单元保存的数据仍有1位错，但读出的数据是正确的补11、提高访存速度有哪三大措施？补2、存储器的缓存—主存层次，主要解决什么问题？存储器的主存—辅存层次，主要解决什么问题？(教材P71，还有答案)第7次课4.3高速缓。

7、冲存储器Cache的读操作流程命中率H=（访Cache次数）/（访存储系统次数）=（访Cache次数）/（访Cache次数+访主存次数）平均访问时间Ta=（访存储系统时间）/（访存储系统次数）=（访Cache时间+访主存时间）/（访Cache次数+访主存次数）=（访Cache次数*Cache存取周期+访主存次数*主存存取周期）/（访Cache次数+访主存次数）访问效率e=（Cache存取周期）/（平均访问时间Ta）P111例4.7命中Cache2000次，访主存50次，cache存取周期50ns，主存存取周期200ns，求Cache命中率H，平均访问时间Ta，访问效率e解：Cache命中率H=（访Cache次数）/（访Cache次数+访主存次数）=2000/(2000+50)≈0.9756=97.56%平均访问时间Ta=（访Cache次数*Cache存取周期+访主存次数*主存存取周期）/（访Cache次数+访主存次数）=（2000*50+50*200）/（2000+50）=(2000+200)/(40+1)=2020/41≈53.66ns访问效率e=（Cache存取周期）/（平均访问时。

8、间Ta）=50/53.66≈0.9318=93.18%P113地址映射变换机构功能：将主存地址变换为Cache地址。Cache的写操作：1、写直达法：写Cache同时写主存。Cache、主存总一致，增加访主存次数。降速。2、写回法：只写Cache不写主存，数据换出时写主存。Cache、主存暂时不一致，写Cache不增加访主存次数。不降速。P1174.3.2Cache、主存地址映射1、直接映射主存分成Cache一样大的若干个区，每个区按序编号。图中“主存字块标记”t位，表示的就是区号。主存每个区内分成若干个块，块在区内按序编号。图中“Cache字块地址”c位，表示的就是区内的块编号。主存每个块有若干个存储单元构成，存储单元在块内按序编号。图中“字块内地址”b位，表示的就是块内的存储单元编号。主存地址就表示为：T位C位B位区号区内块号块内存储单元号010…1101…001…1Cache存储体的每一个块，都对应有一个t位的标记（记录这个块属于主存哪个区），这些标记形成一个表。标记在表内的行号与块号相同。查主存地址在不在Cache内的访Cache过程：由C位区内块号，找到标记表的行，读出该表行。

9、中的区号，与主存地址的区号比较，等，则命中，直接访Cache；不等，则不命中，就访主存，并将单元所在的块调入Cache。优点：判命中简单。缺点：Cache空间不能充分利用；块冲突率高，替换频繁，命中率低。2、全相连映射主存中的任意块可装到Cache任意块主存块装入Cache某块，就将主存块号装入Cache这块对应的标记表的行中。每次访主存，都要遍查标记表的行值，有否与主存块号相等的，遇到有，则命中；全部无，则没命中。命中就访Cache。不命中，就访主存，并将单元所在的块调入Cache。优点：Cache空间能充分利用；块冲突率低，替换较少，命中率高。缺点：判命中比较次数多，较慢。3、组相连映射组间直接映射：主存各区的i组的块，只能装到Cache的i组的某块中。组内全相连映射：主存各区的i组的块，可装到Cache的i组的任意块中。主存地址：由区号、区内组号、组内块号、块内存储单元号组成主存块装入Cache某块，主存区内组号必须等于Cache组号，被装Cache块对应标记表的行里，要填入主存的区号，主存组内块号。读主存单元：由主存的区内的组号找到Cache组。再遍查这个组标记表的行值，有否与。

10、主存区号、主存组内块号相等的，遇到有，则命中；全部无，则没命中。命中就访Cache。不命中，就访主存，并将单元所在的块调入Cache。优缺点：Cache利用率、命中率、冲突率，寻址速度都适中。P1234.3.3替换策略1、先进先出2、近期最少使用3、随机第7课作业：补3、什么是逻辑（虚拟）地址？什么是物理（实际）地址？P72补4、虚实地址转换由什么完成，对什么程序员是透明？P1524.29题（有答案）P1524.30题（有答案）第8课硬盘、光盘原理简介Dt：半径方向上单位长度内的磁道数。道密度太大，道间距就太小，道间有磁干扰。Db：道弧方向上单位长度内记录的二进制位数。位密度太大，位间距就太小，位间有磁干扰。C：存储容量，n：盘面数，k：每面磁道数，s：每道可记录二进制位数=平均寻道时间+平均等待时间=磁头从最外道移到最内道的时间/2+磁盘转1圈的时间/2=平均寻址时间＋磁头读写时间≈平均寻址时间因为,平均寻址时间远大于磁头读写时间，二者不在一个数量级上。？？？？？硬盘地址硬盘一般是用循环冗余效验码（CRC效验码码）：多位，放在信息码的右边，有纠错能力复习第4章作业补12、填下表校验位位。