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第八章时序电路的基本单元—触发器组合逻辑电路(简称组合电路)数字电路按逻辑功能分两类:时序逻辑电路(简称时序电路)时序逻辑电路(简称时序电路)----任何时刻电路的输出状态不仅取决于这一时刻的输入,还与原来状态有关(即电路具有记忆功能),具有这种特征的电路~。基本单元电路----触发器特点:(1)时序电路基本单元电路是触发器(记忆单元、存储元件)。(2)有从输出反馈到输入的回路。(1)触发器由基本门电路组成,有一个或多个输入端,两个互补输出端,分别用和表示。QQ触发器特点:(2)具有两个能自行保持的稳定状态(0态、1态),分别表示二进制数码0和1(是一个只有0和1两种工作状态的双稳态电路);(3)根据不同的输入信号,两个稳定状态可以相互转换。输入信号即使消失后,已转换的稳定状态可长期保持,直到有新的输入信号到来,触发器才可能改变状态。8.1RS触发器8.1.1基本RS触发器(1)电路结构两个与非门相互交叉耦合构成&&BRSQAQ(2)工作原理端,低电平有效。称为置。,触发器置,时,且00011S0RRQQ&&BRSQAQ端,低电平有效。称为置。,触发器置,时,且11100S1RSQQ状态。时,触发器保持原来的且1S1R,不允许出现。均为和时,且10S0RQQRS0110100111不变00不允许QQ(3)真值表(4)逻辑符号QQSR(5)缺点触发器状态翻转发生在输入信号变化时;输入触发脉冲的宽度必须大于2tpd这种触发器是在基本RS触发器的基础上再增加两块“与非门”,并用一个时钟脉冲CP(ClockPulse)来控制触发器的翻转动作,故称钟控RS触发器,也称有同步脉冲控制的RS触发器。CP脉冲为正脉冲。8.1.2钟控RS触发器&&QRS&&CPQ1G2G4G3G钟控RS触发器输入输出逻辑关系真值表注意,钟控RS触发器要求在CP脉冲期间(即CP=1时),输入条件R和S不能改变,否则将会发生一次以上的翻转(也称“空翻”现象)。另外,它还要求CP脉冲的宽度不能小于2ty,否则,会造成“触而不翻”的现象。由于钟控RS触发器的上述缺点,使它的应用受到限制,一般只用它作数码寄存器,而不宜作为具有移位和计数功能的逻辑部件。RSQ0101101000保持原状11不允许Q现态:触发器接收输入信号前的状态,用Qn表示,简写为Q。次态:触发器接收输入信号后的状态,用Qn+1表示。触发器的次态取决于它的现态和输入,即触发器的次态是触发器的现态和输入的函数。8.2触发器外部逻辑特性触发器现态与次态不同时刻的变量之间的函数关系可以用如下两种方式描述:真值表(次态真值表)逻辑方程(次态方程)次态真值表是根据触发器的工作原理归纳出来的,以次态卡诺图为桥梁可以导出次态方程。例:钟控RS触发器的次态真值表输入现态次态RSQQn+1000000110101011110001010110d111dRSQ00011110001d0111d0次态卡诺图QRSQn1次态方程目前被广泛使用的D触发器,是采用“维持-阻塞”结构的D触发器,简称维阻D触发器。(1)电路结构&&&&&&CPDSDRQQ2G1G3G4G6G5GD8.3维阻D触发器(2)工作原理&&&&&&CPDSDRQQ2G1G3G4G6G5GDCP=0时,触发器状态保持不变;CP=1时:1D=0,Qn+1=0=D;2D=1,Qn+1=1=D置1维持线置0维持线置0阻塞线置1阻塞线(3)工作波形图在时钟脉冲的上升沿将D输入端的数据可靠的置入。在上升沿过后的时钟脉冲期间内,D输入值可以随意改变,触发器的输出状态仍以时钟脉冲上升沿时所采样的值为准。通常被称为边沿触发的触发器,可以用来构成移位寄存器、计数器等。(4)逻辑符号:(5)次态真值表:DQQn+1000010101111(6)次态方程:Qn+1=D(1)电路结构:由两个钟控RS触发器构成;加在主触发器上的时钟脉冲CP经反相后再加到从触发器上去。8.4主从JK触发器8.4.1主从触发器主从触发器的构成~QQ~QmQmCPRS从主CP&&&&&&&&1MQMQQQ(2)主从触发器的工作特点:在CP脉冲期间,主触发器接收输入信号并把它暂存起来。在此期间从触发器被CP=0所封锁,保持原来状态不变。只有在CP脉冲的后沿出现后,从触发器才依据主触发器的输出状态而被置成相应的状态。也就是说就整个触发器而言,其输出状态在CP脉冲期间是不会发生变化的。可以构成移位寄存器或计数器等逻辑部件。对于钟控RS触发器,对输入R和S有一个明确的限制,即R和S不能同时为1,否则输出状态将不确定。在钟控RS触发器的基础上加两条交叉反馈线,并将原来的S改成J,将R改成K表示,故称JK触发器。对于J=0,K=0;J=0,K=1;J=1,K=0,其逻辑功能与钟控RS触发器完全相同。对于J=1,K=1:由于两条交叉反馈线的引导作用,使触发器在CP脉冲的作用下一定翻转,即:Qn+1=Q*。8.4.2JK触发器JK触发器逻辑图QQ&&&&2G1G3G4GJCPKQ~QmQmCPKJ~Q8.4.3主从JK触发器主从JK触发器次态真值表JKQQn+100000011010001101001101111011110JKQ000111100001111001次态卡诺图次态方程QKQJQn1逻辑符号RDSDQQCPKJ逻辑符号中,RD、SD端的小圆圈表示低电平有效,CP端的小圆圈表示该触发器是负边沿触发,即它是在CP脉冲的下降沿才将主触发器的状态传送到从触发器,并置定输出状态。把JK触发器的J、K输入端接在一起成为一个输入端,并称之为T输入端,就可构成T触发器。如图8.16所示。若T=1,即相当于JK触发器的J=1,K=1,那么每来一个CP脉冲,触发器必定翻转一次;若T=0,即相当于JK触发器的J=0,K=0,则每来一个CP脉冲,触发器的状态总是保持不变。T触发器的逻辑符号、次态真值表和次态卡诺图如图8.17所示。8.5T触发器图8.16T触发器的逻辑结构图8.17T触发器的三种表示形式由图8.17(c)的次态卡诺图容易得到次态方程为:Qn+1=Q*T+QT*1.电源电流IE所有输入端和输出端悬空时电源向触发器提供的电流为电源电流IE,它反映了该电路的空载功耗。2.低电平输入电流IIL当触发器某个输入端接地,其他各输入、输出端悬空时,从接地输入端流向地的电流为低电平输入电流IIL,它反映了对前级驱动电路输出为低电平时的加载情况。8.6触发器的主要参数8.6.1触发器的直流参数3.高电平输入电流IIH将触发器各输入端分别接高电平时流入这个输入端的电流就是其高电平输入电流IIH,它反映了对前级驱动电路输出为高电平时的加载情况。4.输出高电平VOH和输出低电平VOL触发器输出端(Q和Q*)输出高电平时的电平值为VOH,输出低电平时的电平值为VOL。维阻D触发器的数据输入信号(D)、时钟脉冲信号(CP)以及输出信号(Q和Q*)之间的时间关系如图8.18所示。图8.18维阻D触发器的时间参数8.6.2触发器的时间参数图8.18表明,输入数据信号D在时钟有效边沿之前和之后都要有一段稳定不变的时间,否则,这个数据信号就不能可靠置入触发器。相应的两个时间参数的定义是:⑴建立时间tset:输入数据信号必须在时钟有效边沿之前提前到来的时间。⑵保持时间th:输入数据信号在时钟有效边沿之后继续保持不变的时间。时钟脉冲信号的时间参数也有两个,分别是:⑴时钟高电平宽度tWH:时钟信号保持为高电平的最小持续时间。⑵时钟低电平宽度tWL:时钟信号保持为低电平的最小持续时间。tWH与tWL之和是保证触发器能正常工作的最小时钟周期,进而可以确定触发器的最高工作效率fmax≤1/(tWH+tWL)另外,从时钟信号CP前沿到达时算起,直至触发器翻转完毕,或者说直到新的输出状态稳定下来,也需要有一段时间,称之为触发器的传输延迟时间。通常将输出端由低电平变为高电平的传输延迟时间记为tPLH,将输出端高电平变为低电平的传输延迟时间记为tPHL。图8.18中分别表示了这两个时间参数。通过分析维阻D触发器的工作过程可以发现,tPHL大于tPLH。8.7不同类型触发器间的转换触发器转换一般步骤:1、写出两种触发器(已有触发器和待求触发器)的次态方程2、联解求出转换电路的逻辑表达式3、画出转换逻辑图8.7.1D触发器转换成其他类型的触发器RSD.一1.D触发器和RS触发器的次态方程触发器触发器RSQRSQDDQnn112.联立求解得转换电路的逻辑表达式为QRSQRSQRSD3.画出逻辑电路图&1&1CLOCKDSDRCPDQQRS转换电路JKD.二1.D触发器和JK触发器的次态方程触发器触发器JKQKQJQDDQnn112.联立求解得转换电路的逻辑表达式为QRQJQRQJQKQJD3.画出逻辑电路图转换电路&&&1CLOCKDSDRCPDQQKJTD.三1.D触发器和T触发器的次态方程触发器触发器TQTQTQDDQnn112.联立求解得转换电路的逻辑表达式为QTQTQTQTQTQTD3.画出逻辑电路图转换电路&&&1CLOCKDSDRCPDQQT8.7.2JK触发器转换成其他类型的触发器触发器触发器RSRSQRSQJKQKQJQnn0111.JK触发器和RS触发器的次态方程2.联立求解得转换电路的逻辑表达式为QRSQSQRSQSQRQQSQRSQn13.画出逻辑电路图RSJK.一CLOCKDSDRCPJQQRSKRSJK.一SJRSKRSRRS8.8触发器的激励表触发器的激励表(ExcitationTable)与次态真值表的表示形式有所不同,它是把触发器的现态和次态作为自变量,把输入作为因变量的一种真值表。激励表说明的是触发器从现态转换到次态时,对输入条件的要求,因此,也称激励表为输入表。各类触发器的激励表可以从前面介绍的次态真值表直接推出。下面具体给出四类触发器(钟控RS触发器、D触发器、T触发器和JK触发器)的激励表,如表8-5(a)、(b)、(c)、(d)所示。表8-5(a)钟控RS触发器激励表表8-5(b)D触发器激励表现态Q次态Qn+1输入D001101010101现态Q次态Qn+1输入RS00110101d001100d表8-5(c)T触发器激励表表8-5(d)JK触发器激励表现态Q次态Qn+1输入T001101010110现态Q次态Qn+1输入JK001101010d1dd1d0钟控RS触发器的激励表(表8-5(a))是从前面给出的钟控RS触发器的次态真值表导出的。表8-5(a)的第一行说明:当触发器现态为0,要使次态也为0,则要求输入R可为0,也可为1(记为d),而S为0;第二行说明:当现态为0,要使次态为1,则要求输入R为0,而S为1;第三行和第四行表示的意义,由表中明确可见。其他三类触发器激励表的含义如表中所示。触发器激励表的主要用途是用于同步时序电路的设计之中,这在后续内容的介绍中将会具体看到。第8章作业P2478.18.28.38.58.78.9
本文标题:第8章改时序电路的基本单元-触发器
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