组成原理第3章

第三章内部存储器3.1存储器概述3.2SRAM存储器3.3DRAM存储器3.4只读存储器和闪速存储器3.5并行存储器3.6Cache存储器三、存储器层次结构（一）存储器的分类（二）存储器的层次化结构（三）半导体随机存取存储器1.SRAM存储器的工作原理2.DRAM存储器的工作原理（四）只读存储器（五）主存储器与CPU的连接（六）双口RAM和多模块存储器（七）高速缓冲存储器（Cache）1.程序访问的局部2.Cache的基本工作原理3.Cache和主存之间的映射方式4.Cache中主存块的替换算法5.Cache写策略（八）虚拟存储器1.虚拟存储器的基本概念2.页式虚拟存储器3.段式虚拟存储器4.段页式虚拟存储器5.TLB（快表）3.2SRAM存储器主存（内部存储器）是半导体存储器。根据信息存储的机理不同可以分为两类：静态读写存储器(SRAM)：存取速度快动态读写存储器(DRAM)：存储容量比SRAM大。一、基本的静态存储元阵列1、存储位元2、三组信号线地址线数据线：行线列线控制线五、静态随机存储器SRAM1.六管单元（1）组成T1、T3：MOS反相器T2、T4：MOS反相器触发器T5、T6：控制门管Z：字线，选择存储单元W、位线，完成读/写操作（2）定义“1”：T1导通，T2截止；“0”：T1截止，T2导通。（3）工作Z：加高电平T5、T6导通，选中该单元。写入：在W、W上分别加高、低电平，写1/0。读出：根据W、W上有无电流，读1/0。（4）保持Z：加低电平，T5、T6截止，该单元未选中，保持原态。只要电源正常，保证向导通管提供电流，便能维持一管导通，另一管截止的状态不变，∴称静态。静态单元是非破坏性读出，读出后不需重写。二、基本的SRAM逻辑结构SRAM芯大多采用双译码方式，以便组织更大的存储容量。采用了二级译码：将地址分成x向、y向两部分如图所示。存储体（256×128×8）通常把各个字的同一个字的同一位集成在一个芯片（32K×1）中，32K位排成256×128的矩阵。8个片子就可以构成32KB。地址译码器采用双译码的方式（减少选择线的数目）。A0~A7为行地址译码线A8~A14为列地址译码线读与写的互锁逻辑控制信号中CS是片选信号，CS有效时（低电平），门G1、G2均被打开。OE为读出使能信号，OE有效时（低电平），门G2开启，当写命令WE=1时（高电平），门G1关闭，存储器进行读操作。写操作时，WE=0，门G1开启，门G2关闭。注意，门G1和G2是互锁的，一个开启时另一个必定关闭，这样保证了读时不写，写时不读。例:SRAM芯片2114（1K×4位）（1）外特性地址端：A9∼A0（入）数据端：D3∼D0（入/出）T3T1T4T2T5T6WVccWZ控制端：片选cs—=0选中芯片=1未选中芯片写使能WE=1读=0写电源、地:VccGND寻址逻辑寻址空间1K，存储矩阵分为4个位平面，每面1K×1位，每面矩阵排成64行×16列。三、存储器的读写周期读周期读出时间Taq读周期时间Trc写周期写周期时间Twc写时间twd存取周期读周期时间Trc=写时间twd3.3DRAM存储器一、DRAM存储位元的记忆原理SRAM存储器的存储位元是一个触发器，它具有两个稳定的状态。而DRAM存储器的存储位元是由一个MOS晶体管和电容器组成的记忆电路，如图所示。通过电容CS有无存储电荷来区分信号1、0写1：使位线为低电平，若CS上无电荷，则VDD向CS充电；若CS上有电荷，则CS无充放电动作。写0：使位线为高电平，若CS上无电荷，则CS无充放电动作，若CS上有电荷，则CS把所存电放完。读操作：首先使位线充电至高电平，当字线来高电平后，T导通，①若CS上无电荷，则位线上无电位变化(读出为0)；②若CS上有电荷则会放电，并使位线电位由高变低，接在位线上的读出放大器会感知这种变化，读出为1。二、DRAM芯片的逻辑结构下面我们通过一个例子来看一下动态存储器的逻辑结构如图。图3.7(a)示出1M×4位DRAM芯片的管脚图，其中有两个电源脚、两个地线脚，为了对称，还有一个空脚（NC）。图3.7(b)是该芯片的逻辑结构图。与SRAM不同的是：（1）增加了行地址锁存器和列地址锁存器。由于DRAM存储器容量很大，地址线宽度相应要增加，这势必增加芯片地址线的管脚数目。为避免这种情况，采取的办法是分时传送地址码。（2）增加了刷新计数器和相应的控制电路。DRAM读出后必须刷新，而未读写的存储元也要定期刷新，而且要按行刷新，所以刷新计数器的长度等于行地址锁存器。刷新操作与读/写操作是交替进行的，所以通过2选1多路开关来提供刷新行地址或正常读/写的行地址。三、读/写周期读周期、写周期的定义是从行选通信号RAS下降沿开始，到下一个RAS信号的下降沿为止的时间，也就是连续两个读周期的时间间隔。通常为控制方便，读周期和写周期时间相等。四、刷新周期刷新周期：DRAM存储位元是基于电容器上的电荷量存储，这个电荷量随着时间和温度而减少，因此必须定期地刷新，以保持它们原来记忆的正确信息。刷新操作有两种刷新方式：集中式刷新:DRAM的所有行在每一个刷新周期中都被刷新。例如刷新周期为8ms的内存来说，所有行的集中式刷新必须每隔8ms进行一次。为此将8ms时间分为两部分：前一段时间进行正常的读/写操作，后一段时间（8ms至正常读/写周期时间）做为集中刷新操作时间。分散式刷新:每一行的刷新插入到正常的读/写周期之中。例如p70图3.7所示的DRAM有1024行，如果刷新周期为8ms，则每一行必须每隔8ms÷1024=7.8us进行一次。五、存储器容量的扩充1、字长位数扩展给定的芯片字长位数较短，不满足设计要求的存储器字长，此时需要用多片给定芯片扩展字长位数。三组信号线中，地址线和控制线公用而数据线单独分开连接。d=设计要求的存储器容量/选择芯片存储器容量[例2]利用1M×4位的SRAM芯片，设计一个存储容量为1M×8位的SRAM存储器。解：所需芯片数量=(1M×8)/(1M×4)=2片2、字存储容量扩展给定的芯片存储容量较小（字数少），不满足设计要求的总存储容量，此时需要用多片给定芯片来扩展字数。三组信号组中给定芯片的地址总线和数据总线公用，控制总线中R/W公用，使能端EN不能公用，它由地址总线的高位段译码来决定片选信号。所需芯片数仍由（d=设计要求的存储器容量/选择芯片存储器容量）决定。[例3]利用1M×8位的DRAM芯片设计2M×8位的DRAM存储器解：所需芯片数d=（2M×8）/（1M×8）=2(片)例：某计算机的主存地址空间中，从地址0000H到3FFFH为ROM存储区域，从4000H到5FFFH为保留地址区域，暂时不用，从6000H到FFFFH为RAM地址区域。RAM的控制信号为CS#和WE#，CPU的地址线为A15~A0，数据线为8位的线路D7~D0，控制信号有读写控制R/W#和访存请求MREQ#，要求：(1)如果ROM和RAM存储器芯片都采用8K×1的芯片，试画出存储器与CPU的连接图。(2)如果ROM存储器芯片采用8K×8的芯片，RAM存储器芯片采用4K×8的芯片，试画出存储器与CPU的连接图。(3)如果ROM存储器芯片采用16K×8的芯片，RAM存储器芯片采用8K×8的芯片，试画出存储器与CPU的连接图。(1)8KB的存储区域可以用8片存储器芯片构成一组实现。8K×1的存储器芯片的地址线需要13条，即A12~0。(2)（3）ramsel43-8译码ramsel0romsel1romsel0…A15-13A15-0A12A12A11-0RAMRAMROMOE#MREQ#R/W#CPUD7-D0ACE4K×8WE*DACE4K×8WE*DACE4K×8WE*DACE4K×8WE*DACE8K×8DACE8K×8Dramsel43-8译码ramsel0romsel1romsel0…A15-13A15-0A12-0RAMRAMROMROMOE#MREQ#R/W#CPUD7~D0ACE8K×1×8片DWEACE8K×1×8片DWEACE8K×1×8片DACE8K×1×8片Dramsel43-8译码ramsel0romsel1romsel0…A15-13A15-0A12-0RAMRAMROMOE#MREQ#R/W#CPUD7~D0ACE8K×8WE*DACE8K×8WE*DACE16K×8D