EDA实验四组合逻辑电路设计(二)--三态门、数选器、逻辑运算器

1西安邮电学院实验中心实验报告院系电子工程学院班级学号姓名成绩教师签字实验日期实验名称组合逻辑电路设计（二）--三态门、数选器、逻辑运算器_______________________________________________________一、实验目的二、实验所用仪表及主要器材三、实验原理简述四、实验测量记录：（如数据、表格、曲线、计算等）五、实验遇到的问题及解决办法：（余留问题，体会等）一、实验目的（1）掌握三态门、数选器、逻辑运算器三种组合逻辑电路的设计方法，及其BHDL描述方法。（2）掌握利用CPLD器件开发组合逻辑电路的方法。二、实验所用仪表及主要器材PC，可编程逻辑实验电路板，下载线，USB电源线，双踪示波器，数字万用表，导线若干。三、实验原理简述应用VHDL设计简单的逻辑电路四、实验内容在MAX+PULSII环境下，用VHDL语言按照输入—编译—仿真。（1）设计一个多数表决电路，要求：当输入A、B、C、D有三个或三个以上为1时输出F为1；输入为其他状态时输出为0。在MAX+plusII环境下，用VHDL语言描述下列逻辑电路，并编译，仿真。程序2仿真结果：(2)二个二位二进制数相乘。程序实现如下：仿真结果：3五、实验结果见上述内容。六、实验心得在本次实验中我学会了使用MAX+PLUSII软件的文本编程的方式设计电路。在本次实验的文本编译环节中出现不少问题：（1）保存时文件名与实体名不一致，导致程序编译结果不正确。（2）写程序时没有按照语法规则编写，使得文件编译频繁报错，标点的错误也会导致整个程序无法编译。经过本次实验，加深了我对VHDL的文本编译设计的理解，今后我应该多练习MAX+PLUSII软件以减少错误。