第2章TMS320C55x的硬件结构.

2019年12月20日TMS320C55xDSP原理及应用1第2章TMS320C55x的硬件结构内容提要本章介绍TMS320C55x的硬件结构，包括C55x处理器的CPU体系结构、指令流水线、存储空间结构及TMS320VC5509A的主要特性等。2019年12月20日TMS320C55xDSP原理及应用2知识要点●TMS320C55xDSP的基本结构●TMS320VC5509A的主要特性●TMS320C55x存储空间结构第2章TMS320C55x的硬件结构2019年12月20日TMS320C55xDSP原理及应用32.1TMS320C55xDSP的基本结构2.2TMS320VC5509A的主要特性2.3TMS320C55x存储空间结构第2章TMS320C55x的硬件结构2019年12月20日TMS320C55xDSP原理及应用42.1TMS320C55xDSP的基本结构(略)TMS320C55x数字信号处理器是在C54x的基础上发展起来的新一代低功耗、高性能数字信号处理器，其软件具有C54兼容模式，大大节省了用户从C54x向C55x的转化时间。C55x采用了新的半导体工艺，其工作时钟大幅超过了C54x系列处理器，CPU内部通过增加功能单元增强了DSP的运算能力，与C54x相比具有更高的性能和更低的功耗。这些特点使之在无线通信、便携式个人数字系统及高效率的多通道数字压缩语音电话系统中得到广泛应用。第2章TMS320C55x的硬件结构2019年12月20日TMS320C55xDSP原理及应用5C55x与C54x相比，C55x在硬件方面做了许多扩展，具体如表2-1所示。表2-1C55x与C54x的比较1（40位）内容C54xC55x乘法累加器（MAC）12累加器（ACC）24读总线23写总线12地址总线46指令字长16位8/16/24/32/40/48位数据字长16位16位算术逻辑单元（ALU）1（40位）1（16位）1（40位）辅助寄存器字长2字节（16位）3字节（24位）辅助寄存器88存储空间独立的程序/数据空间统一的程序/数据空间数据寄存器04第2章TMS320C55x的硬件结构2019年12月20日TMS320C55xDSP原理及应用6C55x的一系列特征使它具有处理效率高、低功耗和使用方便的等优点。第2章TMS320C55x的硬件结构表2-2C55x的特征及优点特征优点一个32位16指令缓冲队列缓冲变长指令并完成有效的块重复操作两个17位17位的乘法累加器在一个单周期执行双乘法累加操作一个40位算术逻辑单元（ALU）实现高精度算术和逻辑操作一个40位桶形移位寄存器能够将一个40位的计算结果最高向左移31位或向右移32位一个16位算术逻辑单元（ALU）对主ALU并行完成简单的算术操作4个40位的累加器保留计算结果，减少对存储单元的访问12条独立总线，其中包括3条读数据总线2条写数据总线5条数据地址总线1条读程序总线1条程序地址总线为各种计算单元并行地提供将要处理的指令和操作数——利用C55x的并行机制的优点用户可配置IDLE域改进了低功耗电源管理的灵活性2019年12月20日TMS320C55xDSP原理及应用7第2章TMS320C55x的硬件结构C55x有1条32位的程序数据总线（PB），5条16位数据总线（BB、CB、DB、EB、FB）和1条24位的程序地址总线及5条23位的数据地址总线，这些总线分别与CPU相连。总线通过存储器接口单元（M）与外部程序总线和数据总线相连，实现CPU对外部存储器的访问。这种并行的多总线结构，使CPU能在一个CPU周期内完成1次32位程序代码读、3次16位数据读和两次16位数据写。C55x根据功能的不同将CPU分为4个单元，即指令缓冲单元（I）、程序流程单元（P）、地址流程单元（A）和数据计算单元（D）。2.1.1C55x的CPU体系结构2019年12月20日TMS320C55xDSP原理及应用8第2章TMS320C55x的硬件结构TMS320C55xCPU结构图2019年12月20日TMS320C55xDSP原理及应用9读程序地址总线（PAB）上传送24位的程序代码地址，由读程序数据总线（PB）将32位的程序代码送入指令缓冲单元I进行译码。第2章TMS320C55x的硬件结构3条读数据地址总线（BAB、CAB、DAB）与3条读数据数据总线（BB、CB、DB）配合使用，即BAB对应BB、CAB对应CB和DAB对应DB。地址总线指定数据空间或I/O空间地址，通过数据总线将16位数据传送到CPU的各个功能单元。其中，BB只与D单元相连，用于实现从存储器到D单元乘法累加器（MAC）的数据传送。特殊的指令也可以同时使用BB、DB和CB来读取三个操作数。2条写数据地址总线（EAB、FAB）与两条写数据数据总线（EB、FB）配合使用，即EAB对应EB、FAB对应FB。地址总线指定数据空间或I/O空间地址，通过数据总线，将数据从CPU的功能单元传送到数据空间或I/O空间。所有数据空间地址由A单元产生。EB和FB从P单元、A单元和D单元接收数据，对于同时向存储器写两个16位数据的指令要使用EB和FB，而对于完成单写操作的指令只使用EB。2019年12月20日TMS320C55xDSP原理及应用102.1.2指令缓冲单元（I）C55x的指令缓冲单元由指令缓冲队列IBQ（InstructionBufferQueue）和指令译码器组成。在每个CPU周期内，I单元将从读程序数据总线接收的4Bytes程序代码放入指令缓冲队列，指令译码器从队列中取6Bytes程序代码，根据指令的长度可对8位、16位、24位、32位和48位的变长指令进行译码，然后把译码数据送入P单元、A单元和D单元去执行。第2章TMS320C55x的硬件结构指令缓冲单元结构图2019年12月20日TMS320C55xDSP原理及应用112.1.3程序流程单元（P）程序流程单元由程序地址产生电路和寄存器组构成。程序流程单元产生所有程序空间的地址，并控制指令的读取顺序。程序地址产生逻辑电路的任务是产生读取程序空间的24位地址。一般情况下，它产生的是连续地址，如果指令要求读取非连续地址的程序代码时，程序地址产生逻辑电路能够接收来自I单元的立即数和来自D单元的寄存器值，并将产生的地址传送到PAB。第2章TMS320C55x的硬件结构2019年12月20日TMS320C55xDSP原理及应用12在P单元中使用的寄存器分为5种类型。（1）程序流寄存器：包括程序计数器（PC）、返回地址寄存器（RETA）和控制流程关系寄存器（CFCT）。（2）块重复寄存器：包括块重复寄存器0和1（BRC0，BRC1）、BRC1的保存寄存器（BRS1）、块重复起始地址寄存器0和1（RSA0，RSA1）以及块重复结束地址寄存器0和1（REA0，REA1）。（3）单重复寄存器：包括单重复计数器（RPTC）和计算单重复寄存器（CSR）。（4）中断寄存器：包括中断标志寄存器0和1（IFR0，IFR1）、中断使能寄存器0和1（IER0，IER1）以及调试中断使能寄存器0和1（DBIER0，DBIER1）；（5）状态寄存器：包括状态寄存器0，1，2和3（ST0-55，ST1-55，ST2-55和ST3-55）。第2章TMS320C55x的硬件结构2019年12月20日TMS320C55xDSP原理及应用13程序流程单元结构图第2章TMS320C55x的硬件结构2019年12月20日TMS320C55xDSP原理及应用142.1.4地址流程单元（A）地址流程单元包括数据地址产生电路、算术逻辑电路和寄存器组构成。数据地址产生电路（DAGEN）能够接收来自I单元的立即数和来自A单元的寄存器产生读取数据空间的地址。对于使用间接寻址模式的指令，由P单元向DAGEN说明采用的寻址模式。A单元包括一个16位的算术逻辑电路（ALU），它既可以接收来自I单元的立即数，也可以与存储器、I/O空间、A单元寄存器、D单元寄存器和P单元寄存器进行双向通信。ALU可以完成算术运算、逻辑运算、位操作、移位、测试等操作。第2章TMS320C55x的硬件结构2019年12月20日TMS320C55xDSP原理及应用15A单元包括的寄存器有以下几种类型。（1）数据页寄存器：包括数据页寄存器（DPH，DP）和接口数据页寄存器（PDP）；（2）指针：包括系数数据指针寄存器（CDPH，CDP）、栈指针寄存器（SPH，SP，SSP）和8个辅助寄存器（XAR0～XAR7）；（3）循环缓冲寄存器：包括循环缓冲大小寄存器（BK03，BK47，BKC）、循环缓冲起始地址寄存器（BSA01，BSA23，BSA45，BSA67，BSAC）；（4）临时寄存器：包括临时寄存器（T0～T3）。第2章TMS320C55x的硬件结构2019年12月20日TMS320C55xDSP原理及应用16第2章TMS320C55x的硬件结构地址流程单元结构图2019年12月20日TMS320C55xDSP原理及应用172.1.5数据计算单元（D）数据计算单元由移位器、算术逻辑电路、乘法累加器和寄存器组构成。D单元包含了CPU的主要运算部件。D单元移位器能够接收来自I单元的立即数，能够与存储器、I/O空间、A单元寄存器、D单元寄存器和P单元寄存器进行双向通信，此外，还可以向D单元的ALU和A单元的ALU提供移位后的数据。移位器可完成以下操作：（1）对40位的累加器可完成向左最多31位和向右最多32位的移位操作，移位数可从临时寄存器（T0～T3）读取或由指令中的常数提供；（2）对于16位寄存器、存储器或I/O空间数据可完成左移31位或右移32位的移位操作；（3）对于16位立即数可完成向左最多15位的移位操作。第2章TMS320C55x的硬件结构2019年12月20日TMS320C55xDSP原理及应用18D单元的40位算术逻辑电路可完成以下操作：（1）完成加、减、比较、布尔逻辑运算和绝对值运算等操作；（2）能够在执行一个双16位算术指令时同时完成两个算术操作；（3）能够对D单元的寄存器进行设置、清除等位操作。第2章TMS320C55x的硬件结构2019年12月20日TMS320C55xDSP原理及应用19每条指令可通过片内多功能单元完成取指、译码、取操作数和执行等多个步骤，实现多条指令的并行执行，从而在不提高系统时钟频率的条件下减少每条指令的执行时间。其过程如图1.2.3所示。第2章TMS320C55x的硬件结构数据计数单元结构图2019年12月20日TMS320C55xDSP原理及应用202.1.6指令流水线(略,了解流水线可更好地使用并行指令特性)C55xCPU采用指令流水线工作方式，C55x的指令流水线包括两个阶段：第一阶段是取流水线，即从内存中取出32位的指令包，放入指令缓冲队（IBQ）中，然后为流水线的第二阶段提供48位的指令包。第2章TMS320C55x的硬件结构流水线的第一阶段（取流水线）其中PF1表示向存储器提供的程序地址，PF2表示等待存储器的响应，F表示从存储器取一个指令包并放入指令缓冲队列中，PD表示对指令缓冲队列中的指令预解码（确定指令的起始和结束位置；确定并行指令）。2019年12月20日TMS320C55xDSP原理及应用21第二阶段是指执行流水线，这部分的功能是对指令进行解码，完成数据的存取和计算。第2章TMS320C55x的硬件结构流水线的第二阶段（执行流水线）2019年12月20日TMS320C55xDSP原理及应用22第2章TMS320C55x的硬件结构流水线第二分段各阶段的执行情况从指令缓冲队列中读6个字节的指令对一个指令对或一个单指令进行解码给对应的CPU功能单元分配指令读取STx_中55种与数据地址产生相关的位流水线节拍内容D从指令缓冲队列中读6个字节的指令对一个指令对或一个单指令进行解码给对应的CPU功能单元分配指令读取STx_55中与数据地址产生相关的位ST1_55(CPL)ST2_55(ARnLC)ST2_5