浙江师范大学《EDA技术》试卷12年

浙江师范大学应用电子技术教育专业EDA试题１/4浙江师范大学《EDA技术与应用》考试卷（A卷）一、改错题（每小题5分，4小题，共20分）下列VHDL描述是完整功能的电路，每个描述至少有一个错误，请指出错误原因并加以改正。1.文件名为：D:/EDAP/correct/MUX41.vhdENTITYMUX41ISPORT(SEL:inBIT_VECTOR(1DOWNTO0);DATA:inBIT_VECTOR(3DOWNTO0);Y:OUTBIT);ENDENTITYMUX41;ARCHITECTUREARTOFMUX41ISBEGINCASESELISWHEN00=Y=DATA(0);WHEN01=Y=DATA(1);WHEN10=Y=DATA(2);WHEN11=Y=DATA(3);ENDCASE;ENDARCHITECTUREART;2.文件名为：D:/EDAP/correct/clk_div8.vhdlibraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entityclk_div8isport(clk_in:instd_logic;clk_out:outstd_logic);endclk_div8;architectureaofclk_div8issignalcnt:std_logic:=(others='0');signaldly:std_logic;beginprocess(clk_in)beginif(clk_in'eventandclk_in='1')thendly=cnt(3);cnt=cnt+1;endif;endprocess;clk_out=dlyxorcnt(3);enda;3.文件名为：D:/EDAP/correct/triple_buffer.vhdLIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYtriple_bufferISPORT(datain,en:INBIT;Dataout:OUTBIT);ENDENTITYtriple_buffer;ARCHITECTUREtri_GOFtriple_bufferISBEGINPROCESS(datain,en)BEGINIF(en='1')THENdataout=datain;ELSEdataout='Z';ENDIF;ENDPROCESS;ENDARCHITECTUREtri_G;4.文件名为：D:/EDAP/correct/cy_dffa.vhdLIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYcydffaISPORT(clk,clr,datain:INSTD_LOGIC;dataout:OUTSTD_LOGIC);ENDENTITYcydffa;ARCHITECTUREbehaveOFcydffaISBEGINPROCESS(clk,clr)BEGINIF(clr='1')THENdataout='0';ELSEIF(clk'EVENTANDclk='1')THENdataout=datain;ENDIF;ENDPROCESS;ENDbehave;浙江师范大学应用电子技术教育专业EDA试题２/4二、填空题（每小格2分，10空格，共20分）1.有一分频电路，其VHDL描述如下，内有两个进程，P1进程的功能是将6MHz的输入分频成200Hz脉冲信号，P2进程是将200Hz分频为2Hz的脉冲信号。存放目录和文件名为D:/EDAP/test/sec_gen.vhd，阅读程序并根据前后逻辑关系填写空格内的语句。LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;(1);ENTITYsec_genISPORT(clk_in:INSTD_LOGIC;clk200hz:OUTSTD_LOGIC;clk1s:OUTSTD_LOGIC);ENDsec_gen;ARCHITECTUREartOFsec_genISSIGNALclk_200:STD_LOGIC;SIGNALclkout:STD_LOGIC;SIGNALcp:STD_LOGIC;SIGNAL(2);BEGINpl:PROCESS(clk_in)variablecnt:integerrange0to30000;beginifclk_in'eventandclk_in='1'thenifcnt=(3)thenclk_200=notclk_200;cnt:=0;else(4);endif;endif;clkout(5);ENDPROCESSpl;clk200hz=clk_200;p2:PROCESS(clkout)BEGINIF(6)THEN--上升沿IFcount=(7)THENcount=000000;cp(8);ELSEcount=count+'1';(9);ENDIF;clk1s(10);ENDPROCESSp2;ENDart;三、电路分析题（每小题10分，共3小题，共30分）以下有三个VHDL描述的模块电路，与分频电路存放在同一目录（D:/EDAP/test/）下。阅读VHDL描述的电路后，回答相关问题。1.按键消抖电路描述，文件名为D:/EDAP/test/debounce.vhdLIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYdebounceISPORT(CLK,reset:INSTD_LOGIC;DIN:INSTD_LOGIC;DOUT:OUTSTD_LOGIC);ENDENTITYdebounce;ARCHITECTURERTLOFdebounceIStypestateis(S0,S1,S2,S3);SIGNALpre_s,next_s:state;BEGINP0:PROCESS(reset,clk)BEGINifreset='1'thenpre_s=s0;elsifclk'eventandclk='1'thenpre_s=next_s;endif;ENDPROCESSP0;P1:PROCESS(pre_s,next_s,din)BEGINcasepre_siswhens0=dout='0';ifdin='1'thennext_s=s0;elsenext_s=s1;endif;whens1=dout='0';ifdin='1'then浙江师范大学应用电子技术教育专业EDA试题３/4next_s=s0;elsenext_s=s2;endif;whens2=dout='0';ifdin='1'thennext_s=s0;elsenext_s=s3;endif;whens3=dout='1';ifdin='1'thennext_s=s0;elsenext_s=s3;endif;endcase;ENDPROCESSP1;ENDRTL;问：1）画出该电路的状态机。2）如果时钟脉冲周期为200Hz，则消抖的延迟时间至少为多少ms？估算依据是什么？3）消抖后输出按键的有效电平是什么？2．有一个三按键控制输出的电路描述，文件名为D:/EDAP/test/muti_key_con.vhdLIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_ARITH.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYmuti_key_conISPORT(key1,key2,key3:INSTD_LOGIC;YOUT:OUTSTD_LOGIC_VECTOR(3downto0));ENDENTITYmuti_key_con;ARCHITECTUREbhvOFmuti_key_conISsignalCLK1,CLK2:STD_LOGIC;signalENK1,ENK2,ENK3:STD_LOGIC;signalCPcon:STD_LOGIC;signalsel:STD_LOGIC_VECTOR(1downto0);signalcntt:integerrange0to3;BEGINCLK1=key1;CLK2=key2;ENK1=key1;ENK2=key2;ENK3=key3;sel=ENK1&ENK2;CPcon=CLK1ORCLK2;P1：process(CPcon,sel)beginifCPcon'eventandCPcon='1'thenifsel=10thenifcntt=3thencntt=3;elsecntt=cntt+1;endif;elsifsel=01thenifcntt=0thencntt=0;elsecntt=cntt-1;endif;endif;endif;ENDprocessP1;P2：process(ENK3,cntt)beginifENK3='1'thencasecnttiswhen0=YOUT=0001;when1=YOUT=0010;when2=YOUT=0100;when3=YOUT=1000;endcase;elseYOUT=0000;endif;ENDprocessP2;endbhv;问：1）画出P1进程计数器的状态转换图。2）说明P2进程电路功能与按键key3的功能。3）写出该电路输出与输入按键的真值表。3．有一个依据以上电路进行元件例化的电路描述，文件名为D:/EDAP/test/muti_key_map.vhdLIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;浙江师范大学应用电子技术教育专业EDA试题４/4ENTITYmuti_key_mapISPORT(clk_in,rest:INSTD_LOGIC;keyin1,keyin2,keyin3:INSTD_LOGIC;clk_test:OUTSTD_LOGIC;YO:OUTSTD_LOGIC_VECTOR(3downto0));ENDENTITYmuti_key_map;ARCHITECTUREhierOFmuti_key_mapIScomponentdebouncePORT(CLK,reset:INSTD_LOGIC;DIN:INSTD_LOGIC;DOUT:OUTSTD_LOGIC);endcomponent;componentsec_genPORT(clk_in:INSTD_LOGIC;clk200hz:OUTSTD_LOGIC;clk1s:OUTSTD_LOGIC);endcomponent;componentmuti_key_conPORT(key1,key2,key3:INTD_LOGIC;YOUT:OUTSTD_LOGIC_VECTOR(3downto0));endcomponent;signalkey1t,key2t,key3t:STD_LOGIC;signalclkt,clk1st:STD_LOGIC;signalyoutt:STD_LOGIC_VECTOR(3downto0);BEGINU1:sec_genportmap(clk_in,clkt,clk1st);U2:debounceportmap(clkt,rest,keyin1,key1t);U3:debounceportmap(clkt,rest,keyin2,key2t);U4:debounceportmap(clkt,rest,keyin3,key3t);U5:muti_key_conportmap(key1t,key2t,key3t,youtt);clk_test=clk1st;YO=youtt;endhier;问：1）按元件封装画出元件例化的电路图（RTL图）。2）为了验证设计系统的正确性，画出实验验证接口电路。