《EDA技术与VHDL基础》课后习题答案

清华大学出版社《EDA技术与VHDL基础》教材习题答案主编：杨健1《EDA技术与VHDL基础》课后习题答案第一章EDA技术概述一、填空题1、电子设计自动化2、非常高速集成芯片硬件描述语言3、CAD、CAE、EDA4、原理图输入、状态图输入、文本输入5、VHDL、VerilogHDL6、硬件特性二、选择题1、A2、C3、A4、D5、C6、D7、A第二章可编程逻辑器件基础一、填空题1、PLD2、Altera公司、Xilinx公司、Lattice公司3、基于反熔丝编程的FPGA4、配置芯片二、选择题1、D2、C3、C4、D第三章VHDL程序初步——程序结构一、填空题1、结构、行为、功能、接口2、库和程序包、实体、结构体、配置3、实体名、类型表、端口表、实体说明部分清华大学出版社《EDA技术与VHDL基础》教材习题答案主编：杨健24、结构体说明语句、功能语句5、端口的大小、实体中子元件的数目、实体的定时特性6、设计库7、元件、函数8、进程PROCESS、过程PROCEDURE9、顺序语句、并行语句二、选择题1、D2、C3、C4、B5、D6、B7、A8、C三、简答题2、LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYnand_3inISPORT(a,b,c:INSTD_LOGIC;y:OUTSTD_LOGIC);END;ARCHITECTUREbhvOFnand_3inISBEGINy=NOT(aANDbANDc);ENDbhv;5、00006、11110111（247）第四章VHDL基础一、填空题1、顺序语句、并行语句2、跳出本次循环3、等待、信号发生变化时4、函数、过程5、值类属性、函数类属性、信号类属性、数据类型类属性、数据范围类属性6、程序调试、时序仿真7、子程序、子程序二、选择题清华大学出版社《EDA技术与VHDL基础》教材习题答案主编：杨健31、B2、A3、A4、C5、B6、C7、D三、判断题1、√2、√3、√4、√5、×6、×四、简答题9、修改正确如下所示：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYcountISPORT(clk:INBIT;q:OUTBIT_VECTOR(7DOWNTO0));ENDcount;ARCHITECTUREaOFcountISBEGINPROCESS(clk)IFclk'EVENTANDclk='1'THENq=q+1;ENDPROCESS;ENDa;10、修改正确如下所示：…SIGNALinvalue:ININTEGERRANGE0TO15;SIGNALoutvalue:OUTSTD_LOGIC;…CASEinvalueISWHEN0=outvalue='1';WHEN1=outvalue='0';WHENOTHERS=NULL;ENDCASE;…11、修改正确如下所示：清华大学出版社《EDA技术与VHDL基础》教材习题答案主编：杨健4ARCHITECTUREbhvOFcom1ISBEGINSIGNALa,b,c:STD_LOGIC;pro1:PROCESS（clk）BEGINIFNOT(clk'EVENTANDclk='1')THENx=aXORbORc;ENDIF;ENDPROCESS;END;12、(1)PROCESS(…)--本题中两条IF语句均为信号c进行可能赋值，VHDL语言不允许IFa=bTHENc=d;ENDIF;IFa=4THENc=d+1;ENDIF;ENDPROCESS;(2)ARCHITECTUREbehaveOFmuxIS--同时为q进行多次可能赋值，VHDL语言不允许BEGINq=i0WHENa='0'ANDb='0'ELSE'0';--WHENELSE语句语法错误q=i1WHENa='0'ANDb='1'ELSE'0';q=i2WHENa='1'ANDb='0'ELSE'0';q=i3WHENa='1'ANDb='1'ELSE'0';ENDbehave;13、next1=1101WHEN(a='0'ANDb='0')ELSEdWHENa='0'ELSEcWHENb='1'ELSE1011;15、（1）、STD_LOGIC_UNSIGNED（2）、GENERIC（3）、IN（4）、width-1（7）（5）、counter_n（6）、“00000000”（7）、clk’EVENTANDclk=’1’（8）、ELSIF（9）、ENDIF（10）、q=count16、修改正确如下所示：LIBRARYIEEE;清华大学出版社《EDA技术与VHDL基础》教材习题答案主编：杨健5USEIEEE.STD_LOGIC_1164.ALL;ENTITYCNT10ISPORT(clk:INSTD_LOGIC;q:OUTSTD_LOGIC_VECTOR(3DOWNTO0));ENDCNT10;ARCHITECTUREbhvOFCNT10ISSIGNALq1:STD_LOGIC_VECTOR(3DOWNTO0);BEGINPROCESS(clk)BEGINIFRISING_EDGE(clk)begin–begin修改为THENIFq19THEN--q1为STD_LOGIC数据类型，而9为整型不可直接比较q1=q1+1;--q1为STD_LOGIC数据类型，而1为整型不可直接相加ELSEq1=(OTHERS='0');ENDIF;ENDIF;ENDPROCESS;q=q1;ENDbhv;17、使用IF语句实现LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYmux21ISPORT(ain,bin,sel:INSTD_LOGIC_VECTOR(1DOWNTO0);cout:OUTSTD_LOGIC_VECTOR(1DOWNTO0));END;ARCHITECTUREbhvOFmux21ISSIGNALcout_tmp:STD_LOGIC_VECTOR(1DOWNTO0);BEGINPROCESS(ain,bin,sel)BEGINIF(sel=00)THENcout_tmp=ainORbin;ELSIF(sel=01)THENcout_tmp=ainXORbin;ELSIF(sel=10)THENcout_tmp=ainANDbin;ELSEcout_tmp=ainNORbin;ENDIF;ENDPROCESS;cout=cout_tmp;ENDbhv;第五章QuartusⅡ集成开发软件初步一、填空题清华大学出版社《EDA技术与VHDL基础》教材习题答案主编：杨健61、实体名2、FPGA、CPLD3、.vhd4、输入、综合、适配、仿真、下载5、RTLViewer、TechnologyMapViewer6、功能、参数含义、使用方法、硬件描述语言、模块参数设置7、mif、hex8、根目录二、选择题1、C2、D第七章有限状态机设计一、设计题1、LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYztjISPORT(clk,reset:INSTD_LOGIC;in_a:INSTD_LOGIC_VECTOR(1DOWNTO0);out_a:OUTSTD_LOGIC_VECTOR(3DOWNTO0));END;ARCHITECTUREbhvOFztjISTYPEstateIS(s0,s1,s2,s3);--用枚举类型定义状态，简单直观SIGNALcurrent_state,next_state:state;--定义存储现态和次态的信号BEGINp1:PROCESS(clk)--状态更新进程BEGINIFclk'EVENTANDclk='1'THENIFreset='1'THENcurrent_state=s0;ELSEcurrent_state=next_state;ENDIF;ENDIF;ENDPROCESS;p2:PROCESS(current_state,in_a)--次态产生进程BEGINCASEcurrent_stateISWHENs0=IFin_a/=”00”THENnext_state=s1;ELSEnext_state=s0;ENDIF;WHENs1=IFin_a=/'”01”THENnext_state=s2;ELSEnext_state=s1;ENDIF;清华大学出版社《EDA技术与VHDL基础》教材习题答案主编：杨健7WHENs2=IFin_a=”11”THENnext_state=s0ELSEnext_state=s3;ENDIF;WHENs3=IFin_a/='11'THENnext_state=s0;ELSEnext_state=s3;ENDIF;WHENOTHERS=NULL;ENDCASE;ENDPROCESS;p3:PROCESS(current_state)BEGINCASEcurrent_stateISWHENs0=out_a='”0101”;WHENs1=out_a=”1000”;WHENs2=out_a=”1100”;WHENs3=out_a=”1101”;WHENOTHERS=NULL;ENDCASE;ENDPROCESS;END;2、LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYztjISPORT(clk,reset:INSTD_LOGIC;ina:INSTD_LOGIC_VECTOR(2DOWNTO0);outa:OUTSTD_LOGIC_VECTOR(3DOWNTO0));END;ARCHITECTUREbhvOFztjISTYPEstateIS(s0,s1,s2,s3);--用枚举类型定义状态，简单直观SIGNALcurrent_state,next_state:state;BEGINp1:PROCESS(clk)--状态更新进程BEGINIFclk'EVENTANDclk='1'THENIFreset='1'THENcurrent_state=s0;ELSEcurrent_state=next_state;ENDIF;ENDIF;ENDPROCESS;p2:PROCESS(current_state,ina)BEGINCASEcurrent_stateISWHENs0=IFina=”101”THENouta=”0010”;清华大学出版社《EDA技术与VHDL基础》教材习题答案主编：杨健8ELSIFina=”111”THENouta=”1100”;ENDIF;IFina=”000”THENnext_state=s1;ELSEnext_state=s0;ENDIF;WHENs1=outa=”1001”;IFina=”110”THENnext_state=s2;ELSEnext_state=s1;ENDIF;WHENs2=outa=”1111”;IFina=”011”THENnext_state=s1;ELSIFina=”100”THENnext_state=s2;ELSEnext_state=s3;ENDIF;WHENs3=IFina=”101”THENouta=”1101”;ELSIFina=”011”THENouta=”1100”;ENDIF;IFina=”010”THENnext_state=s0;ELSEnext_state=s1;ENDIF;WHENOTHERS=NULL;ENDCASE;ENDPROCESS;END;3、LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYztjISPORT(clk,reset:INSTD_LOGIC;ina:INSTD_LOGIC_VECTOR