3套练习题答案版last解析

1、VHDL的设计文体可以被高层次的系统（），成为系统的一部分。A.输入B.输出C.仿真D.调用2、一个能为VHDL综合器接受，并能作为一个独立的设计单元的完整的VHDL程序成为（）A.设计输入B.设计输出C.设计实体D.设计结构3、在VHDL中用（）来把特定的结构体关联到一个确定的实体，为一个大型系统的设计提供管理和进行工程组织。A.输入B.输出C.综合D.配置4、在VHDL标识符命名规则中，以（）开头的标识符是正确的。A.字母B.数字C.字母或数字D.下划线5、在下列标识符中，（）是VHDL合法的标识符。A．4h_addB.h-addeC.h_adderD._h_adde6、在VHDL中，（）不能将信息带出对它定义的当前设计单元。A.信号B.常量C.数据D.变量7、在VHDL中，乘“*”和除“/”算术运算的操作数据是（）数据类型A.整型B.实型C.整型和实型D.任意类型8、VHDL中条件信号赋值语句WHEN_ELSE属于（）语句。A.并行兼顺序B.顺序C.并行D.不存在的9、在VHDL中，为了使已声明的数据类型、子程序、元件能被其他设计实体调用或共享，可以把他们汇集在（）中。A.设计实体B.程序包C.结构体D.程序库10、嵌套的IF语句，其综合结果可实现（）。A.条件相与的逻辑B.条件相或的逻辑C.条件相异或的逻辑D.三态控制电路11、大规模可编程器件主要有FPGA、CPLD两类，下列对CPLD结构与工作原理的描述中，正确的是（）A.CPLD是基于查找表结构的可编程逻辑器件；B.CPLD即是现场可编程逻辑器件的英文简称；C.早期的CPLD是从GAL的结构扩展而来；D.在Xilinx公司生产的器件中，XC9500系列属CPLD结构。12、在一个VHDL设计中idata是一个信号，数据类型为integer，数据范围0to127，下面哪个赋值语句是正确的（）A.idata:=32；B.idata=16#A0#；C.idata=16#7#E1；D.idata:=B#1010#13、FPGA的可编程是主要基于什么结构（）。A.查找表（LUT）；B.与阵列可编程；C.或阵列可编程；D.与或阵列可编程。14、在VHDL语言中，下列对时钟边沿检测描述中，错误的是（）A.ifclk’eventandclk=‘1’thenB.ifrising_edge(clk)thenC.ifnotclk’eventandclk=‘0’thenD.ifnotclk’stableandclk=‘1’then15、嵌套使用IF语句，其综合结果可实现（）A.带优先级且条件相与的逻辑电路B.双向控制电路C.条件相或的逻辑电路D.三态控制电路16、不完整的IF语句，其综合结果可实现（）A.时序电路B.双向控制电路C.条件相或的逻辑电路D.三态控制电路17、可以进行在系统编程的器件是（）A．EPROMB.PALC.GALD.CPLD18、VHDL语言程序结构中必不可少的部分是（）A．库B.程序包C.配置D.实体和结构体19、能反馈输出信号至内部的端口模式是（）A．INB.OUTC.BUFFERD.INOUT20、VHDL语言优先级最高的运算符是（）A．ANDB.ORC.NOTD.XOR21、a已定义为信号，b已定义为变量，下面正确的表达是（）A．a:=bB.a=bC.b:=aD.b=a22、signala,b:bit;signaly:bit_vector(1downto0);下面正确的表达式是()A．y=aB.y=bC.y=bandaD.y=b&a23、进程内不能定义（）A．常量B.变量C.信号D.子程序24、在VHDL的IEEE标准库中，预定义的标准逻辑位数据STD_LOGICE的‘Z’表示的意思是（）A．强未知B.强0C.强1D.高阻25、在VHDL中，用语句()表示检测clock的下降沿。A．clock’EVENTB.clock’EVENTANDclock=’1’C.clock=’1’D.clock’EVENTANDclock=’0’26、在VHDL的CASE语句中，条件语句中的“=”不是操作符，它只相当于()的作用。A．IFB.THENC.ANDD.OR27、在自顶向下设计过程中，描述器件总功能的模块一般称为（）。A．底层设计B.顶层设计C.部分设计D.局部设计3、填空1.ASIC的中文含义是：专用集成电路。2.FPGA的一般采用sram工艺。3.VHDL提供了四种端口模式：IN、OUT、INOUT、BUFFER。4.结构体的描述方式主要有行为描述、数据流描述和结构化的描述。5.VHDL的数据对象有：常数、变量、信号。6.位类型（BIT）的取值只有0和1。7.SIGNALb:BIT_VECTOR(6TO0),信号b被定义为7位位宽。8.进程由敏感信号参数表、进程说明、顺序描述语句三部分构成。9.选择信号赋值语句的每一子句后是，号，最后一句是；。10.一个完整的VHDL程序包含：实体、结构体、配置、包集合、库五个部分。11.编译可以检查的错误有语法错误和逻辑。12.QuratusII仿真主要分为时序、功能。13.BLOCK内的语句是并行语句。1.VHDL程序改错libraryieee;--1useieee.std_logic_1164.all;--2entityschkis--3port(din,clk,clr:instd_logic;--串行输入数据位/工作时钟/复位信号--4ab:outstd_logic_vector(3downto0)--检测结果输出--5);--6endschk;--7architecturebhvofschkis--8signalq:integerrange0to8;--9signald:std_logic_vector(7downto0);--8位待检测预置数--10begin--11d=“11100101”;--8位待检测预置数--12process(clk,clr)--13begin--14ifclr='1'thenq=0;--15elseifclk'eventandclk='1'then--16caseqis--17when0=ifdin=d(7)thenq=1;elseq=0;endif;--18when1=ifdin=d(6)thenq=2;elseq=0;endif;--19when2=ifdin=d(5)thenq=3;elseq=0;endif;--20when3=ifdin=d(4)thenq=4;elseq=0;endif;--21when4=ifdin=d(3)thenq=5;elseq=0;endif;--22when5=ifdin=d(2)thenq=6;elseq=0;endif;--23when6=ifdin=d(1)thenq=7;elseq=0;endif;--24when7=ifdin=d(0)thenq=8;elseq=0;endif;--25whenothers=q=0;--26endcase;--27endif;--28endprocess;--29process(q)--30begin--31ifq=8thenab=1010;--32elseab=1011;--33endif;--34endprocess;--35endbhv;--36在上述程序代码中存在两处错误，编译时出现如下提示，试修改错误：Error:Line12:Filef:\eda\schk.vhd:VHDLsyntaxerror:unexpectedsignal“d”inConcurrentStatementPartError:Line29:Filef:\eda\schk.vhd:VHDLsyntaxerror:ifstatementmusthaveENDIF,butfoundPROCESSinstead错误1行号：错误2行号：错误1行号：12程序改为：d=11100101;错误2行号：16程序改为：elsifclk'eventandclk='1'then2、根据原理图写出相应的VHDL程序设计一数据选择器MUX,其系统模块图和功能表如下图所示。描述该数据选择器MUX的结构体。Libraryieee;Useieee.std_logic_1164.all;EntitymymuxisPort(sel:instd_logic_vector(1downto0);--选择信号输入Ain,Bin:instd_logic_vector(1downto0);--数据输入Cout:outstd_logic_vector(1downto0));Endmymux;方法一：IF语句ARCHITECTUREONEofmymuxISBEGINPROCESS(sel,Ain,Bin)BEGINIFsel=”00”THENCout=AinORBin;ELSIFsel=”01”THENCout=AinNANDBin;ELSIFsel=”10”THENCout=AinXORBin;ELSECout=NOTBin;ENDIF;ENDPROCESS;ENDONE;方法二：CASE语句ARCHITECTURETWOofmymuxISBEGINPROCESS(sel,Ain,Bin)BEGINCASEselISWHEN=”00”=Cout=AinORBin;WHEN=”01”=Cout=AinNANDBin;WHEN=”10”=Cout=AinXORBin;WHEN=”11”=Cout=NOTBin;WHENOTHERS=NULL;ENDCASE;ENDPROCESS;ENDTWO;方法三：WHEN-ELSE语句ARCHITECTURETHREEofmymuxISBEGINCout=AinORBinWHENsel=”00”ELSEAinNANDBinWHENsel=”01”ELSEAinXORBinWHENsel=”10”ELSE;NOTBin;ENDTHREELIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYLX3_4IS;PORT(CLK:INSTD_LOGIC;J,K：INSTD_LOGIC;Q：OUTSTD_LOGIC);ENDLX3_4;ARCHITECTUREstrucOFLX3_4ISSIGNALQ_TEMP:STD_LOGIC:=’0’;SIGNALJK:STD_LOGIC_VECTOR(1DOWNTO0);BEGINJK=J&K;PROCESS(CLK,J,K)BEGINIFCLK`EVENTANDCLK=’0’THENCASEJKISWHEN“00”=Q_TEMP=Q_TEMP;WHEN“01”=Q_TEMP=’0’;WHEN“10”=Q_TEMP=’1’;WHEN“11”=Q_TEMP=NOTQ_TEMP;WHENOTHERS=Q_TEMP=’X’;ENDCASE;ENDIF;Q=Q_TEMP;QN=NOTQ_TEMP;ENDPROCESS;ENDstruc;1.分析下面的VHDL源程序,说明设计电路的功能.库和程序包std_logic_1164,IEEE的标准库，仅定义了std_ulogic,std_ulogic_vector,std_logic,std_logic_vector等类型以及他们的逻辑操作(and,or,xor,not,nand,nxor,nor)std_logic_arith是synopsys的一个扩展，定义了unsigned,signed与integer,std_ulogic之间的算术运算、关系运算(,,=,=,=,/=)算术运算返回类型可以是signed,unsigned或std_logic_vector。还定义了unsigned,signed,integer,std_