数字电路与逻辑设计—第5章触发器.

第5章触发器触发器(Flip-Flop)是一种具有记忆功能、可以存储二进制信息的双稳态电路，是组成时序逻辑电路的基本单元，也是最基本的时序电路。本章内容25.1输出反馈电路5.2基本RS触发器5.3钟控触发器5.4触发器的应用5.5寄存器和移位寄存器5.1输出反馈电路输出反馈电路[例5.1.1]设计一个两输入(X和Y)和单输出(Z)的电路，使电路具有三种功能：清零功能(Zn+1=0)、置位功能(Zn+1=1)和保持功能(Zn+1=Zn)。解：假定当X=0时清零，当X=1且Y=0时置位，当X=1且Y=1时保持。按照该假设列出真值表，该真值表的输入项除了X和Y，还有Zn，输出项为Zn+1。4XYZnZn+10××010×111001111输出反馈电路逻辑电路图Verilog描述moduletest(X,Y,Z);inputX,Y;outputZ;assignZ=X&(~Y|Z);endmodule5XYZ5.2基本RS触发器基本RS触发器逻辑电路与符号状态7RDQSDQQQRDSDRDSDQnQnQn+1Qn+101××0110××1011××QnQn00禁止出现，约束条件为RD+SD=1复位置位保持状态转移真值表(状态表)8基本RS触发器RDSDQQn+1000×01101001001×1011010011111100特征方程状态转移图(状态图)与激励表波形图9基本RS触发器不定不定RDSDQQQ→Qn+1RDSD00×101101001111×基本RS触发器逻辑电路与符号10RDSDQSDRDQQQ5.3钟控触发器逻辑电路与符号特征方程12钟控RS触发器—电平触发型RDSDQRSCPQRSQCPQ状态图状态表波形图13钟控RS触发器—电平触发型CPRSQn+10××Q100Q10111100111×SRQCPQ不定不定逻辑电路与符号特征方程14钟控D触发器—电平触发型DQCPQRDSDQDCPQ状态图状态表波形图15钟控D触发器—电平触发型CPDQn+10×Q100111DQCP钟控D触发器的Verilog描述为moduleDFF(CP,D,Q);inputCP,D;outputQ;regQ;always@(CP)Q=D;//特征方程Qn+1=Dendmodule16钟控D触发器—电平触发型逻辑电路与符号特征方程17钟控JK触发器—电平触发型JQCPQRDSDQKJCPQK状态图状态表波形图18钟控JK触发器—电平触发型CPJKQn+10××Q100Q10101101111QKJQCP逻辑电路与符号特征方程19钟控T触发器—电平触发型TQCPQRDSDQTCPQ状态图状态表波形图20钟控T触发器—电平触发型CPTQn+10×Q10Q11QTQCP边沿触发器电平触发方式中的空翻现象边沿触发器仅在约定的电平边沿(上升沿或下降沿)到达时才可能发生状态变化，并且次态仅由该边沿变化瞬间的输入和状态决定；在非约定的边沿和电平期间，输入信号的变化不会引起状态的变化。边沿D触发器符号21DQQCPSdRdDQQCPSdRdDFF的Verilog描述moduleDFF(CP,Rd,Sd,D,Q);inputCP,Rd,Sd,D;outputQ;regQ;always@(posedgeCPornegedgeRdornegedgeSd)if(!Rd)Q=1'd0;elseif(!Sd)Q=1'd1;elseQ=D;endmodule异步方式的波形图22复位和置位的异步方式RdSdCPDQRdSdCPDQDFF的Verilog描述moduleDFF(CP,Rd,Sd,D,Q);inputCP,Rd,Sd,D;outputQ;regQ;always@(posedgeCP)if(!Rd)Q=1'd0;elseif(!Sd)Q=1'd1;elseQ=D;endmodule同步方式的波形图23复位和置位的同步方式RdSdCPDQ第5章作业(1)[复习]掌握基本RS触发器、钟控电平触发器(RS、D、JK、T)以及边沿触发器的逻辑电路与符号、特征方程、状态图、状态表和工作波形图。1.由或非门构成的触发器电路如下所示，试分别写出触发器输出Q的下一状态方程，图中也给出了a、b、c的波形，设触发器的初始状态为1，试画出输出Q的波形。24aQQbcabc2.设下图中各触发器的输出初始状态皆为0，试写出下一状态方程，并画出在CP的作用下各触发器Q端的波形。25第5章作业(1)DQQCPQ4CPJKQQCPDCPQ1JKQQCP1CPQ2DQQCPQ3CP5.4触发器的应用应用示例[例5.4.1]设计二分频电路：电路有一个输入时钟和一个输出时钟，输出时钟的周期是输入时钟的二倍，如下图所示。采用D触发器进行电路设计。解：从波形可知：①输出F每次变化都在CP的上升沿；②在CP上升沿的前后，F值是非的关系，即Fn+1=F，即当CP从低电平向高电平变化一次时，F取反一次。27CPF应用示例将CP连接上升沿D触发器的时钟输入端，F连接该触发器的状态输出端，其次态为Fn+1=F，其激励方程为D=F。逻辑电路图为28DQQCPFCP应用示例[例5.4.2]两个带异步清零和置位端的上升沿D触发器构成如下图所示的电路，试画出波形图，说明功能，并给出Verilog描述。解：触发器的复位端Rd参与控制，将Rd=0时称为复位状态，Rd=1时称为工作状态。(1)当DFF0.Q=0时，DFF1被复位，DFF1.Q=0，DFF0.Rd=1，此时DFF0处于工作状态，DFF1处于复位状态。(2)当DFF0.Q=1时，DFF1处于工作状态。(3)当DFF1.Q=1时，DFF0被复位，DFF0.Q=0，进而DFF1被复位，DFF1.Q=0，DFF0退出复位状态进入工作状态。29DQQCPSdRdDQQCPSdRd11XYFDFF0DFF1应用示例从上面的分析可以看出，DFF0仅会短时间处于复位状态，其最终将会稳定地处于工作状态。在DFF0处于工作状态时，X上升沿到达后DFF0.Q=1，DFF1从复位状态变为工作状态。在DFF1处于工作状态时，Y上升沿到达后DFF1.Q=1，DFF0被复位，接着DFF1被复位，DFF0又回到工作状态，保持输出0，DFF1仍处于复位状态。由此可见，当X的上升沿到达时，F输出为1，当Y的上升沿到达时，F输出为0。工作波形如下图所示。30XYF应用示例该电路实现了双输入控制脉冲产生，相当于：始于X的上升沿，止于Y的上升沿。Verilog程序为：moduletest(X,Y,F);inputX,Y;outputF;regF,q;always@(posedgeXorposedgeq)//描述DFF0if(q)F=1'd0;elseF=1'd1;always@(posedgeYornegedgeF)//描述DFF1if(!F)q=1'd0;elseq=1'd1;endmodule315.5寄存器和移位寄存器寄存器的基本结构采用多个D触发器保存一组二进制信息的电路称为寄存器，也称为数据寄存器。m个D触发器采用相同的触发条件同时保存m个数据，其基本结构如下图所示。33FF0DCPQDCPQDCPQFF1FFm-1Qm-1Q1Q0D0D1Dm-1CP(a)电平触发FF0DCPQDCPQDCPQFF1FFm-1Qm-1Q1Q0D0D1Dm-1CP(b)边沿触发常用的电平触发数据寄存器主要有74LS373和74LS573(八D数据锁存器)。74LS573的逻辑符号和内部结构74LS573的功能表34电平触发数据寄存器FF0DCPQDCPQDCPQFF1FFm-1Q7Q1Q0D0D1D7GQ0Q1Q2Q3Q4Q5Q6Q7D0D1D2D3D4D5D6D774LS573GOEOE锁存信号输出使能数据输入三态数据输出OEGD0…D7Q0n+1…Q7n+11××Z…Z01d0…d7d0…d700×Q0…Q7常用的边沿触发数据寄存器主要有74LS374和74LS574(八D数据锁存器)。74LS574的逻辑符号和内部结构74LS574的功能表35边沿触发数据寄存器上升沿锁存信号输出使能数据输入三态数据输出OECPD0…D7Q0n+1…Q7n+11××Z…Z0↑d0…d7d0…d70↑×Q0…Q7FF0DCPQDCPQDCPQFF1FFm-1Q7Q1Q0D0D1D7CPOEQ0Q1Q2Q3Q4Q5Q6Q7D0D1D2D3D4D5D6D774LS574OECP多发单收电路电路结构与波形工作原理36发送器1GDGG接收器QDQDQEEE发送器2发送器3E1E2E3G1G2G3td1td2td3rd发送器0GDQEE0G0td0rdE0E1E2E3td0td1td2td3td0多发单收电路基于地址总线方式的多发单收电路37发送器1GDGG接收器QDQDQEEE发送器2发送器3G1G2G3td1td2td3A0A1A1A0A1A0AD发送器0GDQEG0td0A0A1RDARtd0td1td2td3td001230单发多收电路电路结构与波形工作原理38接收器1GDGG发送器QDQDQEEEG1G2G3rd1rd2rd3接收器2接收器3接收器0GDQEG0rd0DDG0G1G3abrd0rd1rd2rd3cdeaebG2cd单发多收电路基于地址总线方式的多发单收电路39接收器1发送器接收器2接收器3rd1rd2rd3A0A1A1A0A1A0ADGDGGQDQDQEEE接收器0rd0A0A1GDQETDATabcde01230rd0rd1rd2rd3aebcd移位寄存器若所要寄存的二进制信息为串行数据，则需要多个触发器串行级联的结构。由若干个D触发器级联构成的D触发器组称为移位寄存器。数据从S输入，每个时钟节拍接收一位保存在D触发器内。40QCPDQCPDQCPDFF0Q0Q1Qm-1SFF1FFm-1CP四位单向移位寄存器电路结构移位波形41QCPDQCPDQCPDFF0Q0Q1Q3RiFF1FF3CPQCPDQ2FF2RoCP1234567810110000010110000101100001011000010110000Q3Q2Q1Q0Ri可预置移位寄存器逻辑电路逻辑符号42QCPDFF3Q0RiCPLDQCPDFF2QCPDFF1QCPDFF0D0D1D3D2Q1Q2Q301010101Q0Q1Q3D0D1D3LDRiCPQ2D2四位通用移位寄存器74LS19474LS194是四位通用移存器，具有左移、右移、并行置数、保持、清除等多种功能。43S0S1SLD3D2D1D0Cr74LS194SRCPQ0Q1Q2Q3并行数码输入端异步清零端右移串行数码输入端左移串行数据输入端工作方式控制端CrS1S0CPSLSRD0D1D2D3Q0n+1Q1n+1Q2n+1Q3n+10×××××××××0000100×××××××Q0Q1Q2Q3101↑×s××××sQ0Q1Q2110↑s×××××Q1Q2Q3s111↑××abcdabcd74LS194的Verilog描述为moduleLS194(Cr,CP,S,D,SR,SL,Q);inputCr,CP,SR,SL;input[1:0]S;input[3:0]D;output[3:0]Q;reg[3:0]Q;always@(posedgeCPornegedgeCr)if(!Cr)Q=4'd0;elsecase(S)2'b00:Q=Q;2'b01:Q={Q[2:0],SR};2'b10:Q={SL,Q[3:1]};2'b11:Q=D;endcaseendmodule44四位通用移位寄存器74LS194典型应用—数据延时器电路结构波形图45x(n)CPDQCPDQΣx(n-1)x(n-2)y(n)CPRdRdRdDFF2DFF10xRdCP123456y013691215xn-1xn-20123450012340078