本科生-计算机组成原理题库-期末试卷(16)及答案

本科生期末试卷十六一．选择题（每小题1分，共10分）1.2000年超级计算机最高运算速度达到______次。A.100亿次B.1000亿次C.5000亿次D.10000亿次2．某机字长32位，其中1位符号位，31位表示尾数。若用定点整数表示，则最大正整数是______。A.+（231-1）B.+（230-1）C.+231D.+2323．在定点运算器中，无论采用双符号位还是单符号位，必须有______，它一般用______来实现。A.译码电路与非门B.编码电路或非门C.溢出判断电路异或门D.移位电路与或非门4．交叉存贮器实质上是一种______存贮器，它能______执行______独立的读写操作。A.模块式并行多个B.模块式串行多个C.整体式并行一个D.整体式串行多个5．双端口存储器所以能高速进行读写，是因为采用______。A.高速芯片B.两套相互独立的读写电路C.流水技术D.新型器件6．堆栈寻址方式中，设A为通用寄存器，SP为堆栈指示器，MSP为SP指示器的栈顶单元，如果进栈操作是：（A）→MSP，（SP）-1→SP，那么出栈操作的动作应为______。A.（MSP）→A，（SP）+1→SPB.（SP）+1→SP，（MSP）→AC.（SP）-1→SP，（MSP）→AD.（MSP）→A，（SP）-1→SP7．描述流水CPU基本概念不正确的句子是______。A.流水CPU是以空间并行性为原理构造的处理器B.流水CPU一定是RISC机器C.流水CPU一定是多媒体CPUD.流水CPU是一种非常经济而实用的时间并行技术8．多总线结构的计算机系统，采用______方法，对提高系统的吞吐能力最有效。A.多端口存贮器B.提高主存的速度C.交叉编址多模存贮器D.高速缓冲存贮器9．带有处理器的设备一般称为______设备。A.智能化B.交互式C.远程通信D.过程控制10．通道程序是由______组成。A.I/O指令B.通道指令（通道控制字）C.通道状态字二．填空题（每小题3分，共15分）1．多个用户共享主存时，系统应提供A______。通常采用的方法是B______保护和C______保护，并用硬件来实现。2．RISC指令系统最大特点是：A______；B______固定；C______种类少。3．流水CPU是以A______为原理构造的处理器，是一种非常B______的并行技术。目前的C______微处理器几乎无一例外地使用了流水技术。4．衡量总线性能的重要指标是A______。它定义为本身所能达到的最高B______。PCI总线的指标可达C______。5．虚拟存贮器通常由主存和A______两级存贮系统组成。为了在一台特定的机器上执行程序，必须把B______映射到这台机器主存贮器的C______空间上，这个过程称为地址映射。三、（9分）S、E、M三个域组成的一个32位二进制字所表示的非零规格化浮点数X，S=1位，E=8位，M=23位。其值表示为：X=（-1）S×（1.M）×2E-128，问它所表示的规格化的最大正数，最小正数，最大负数，最小负数。四、（9分）已知X=-0.01111，Y=+0.11001，求[X]补，[-X]补，[Y]补，[-Y]补，X+Y=？，X-Y=？五、（9分）某计算机系统的内存储器由cache和主存构成，cache的存取周期为45纳秒，主存的存取周期为200纳秒。已知在一段给定的时间内，CPU共访问内存4500次，其中340次访问主存。问：(1)cache的命中率是多少？(2)CPU访问内存的平均时间是多少纳秒？(3)Cache-主存系统的效率是多少？六、（10分）已知MOV，ADD，COM，ADT四条指令微程序流图，已知P（1）的条件是指令寄存器OP字段，即IR0，IR1，P(2)的条件码是进位寄存器CJ，请设计画出微程序控制器地址转移逻辑图。图B16.1CJ=1MIR00001000rs--rd1001rs+rdrd1010rs--rdP(1)1011R2+R1R21111R2+R3R20100R2–R3R2CJ=0P(2)1000MOVADDCOMADT00000000000000000000七、（9分）总线的一次信息传送过程大致分哪几个阶段？若采用异步定时协议，请画出读数据的异步时序图来说明。八、（10分）参见图B16.2，这是一个二维中断系统，请问：（1）在中断情况下，CPU和设备的优先级如何考虑？请按降序排列各设备的中断优先级。（2）若CPU现执行设备B的中断服务程序，IM0,IM1,IM2的状态是什么？如果CPU的执行设备D的中断服务程序，IM0,IM1,IM2的状态又是什么？（3）每一级的IM能否对某个优先级的个别设备单独进行屏蔽？如果不能，采取什么方法可达到目的？（4）若设备C一提出中断请求，CPU立即进行响应，如何调整才能满足此要求？九、（10分）请在下表中填写CISC和RISC的主要特征对比比较内容CISCRISC指令系统指令数目指令格式寻址方式指令字长可访存指令各种指令使用频率各种指令执行时间优化编译实现程序源代码长度控制器实现方式软件系统开发时间十．（9分）分析图B16.3所示的存储器结构A23A21A20A3A2存储地址体块内地址块字节允许BE3-----BE0图B16.3字节3字节2字节2字节1CASCASCASCASRASWERAS0WE字节3字节2字节2字节1CASCASCASCASRASWEDin/DoutRAS1WE88888888A8—A0A8—A0数据总线（32位）CAS3CAS2CAS1CAS099模块0（256K×32位）模块1（256K×32位）本科生期末试卷十六答案一．选择题1．B2．A3．C4．A5．B6．B7．ABC8．C9．A10．B二．填空题1．A．存储保护B．存储区域C．访问方式2．A．指令条数少B．指令长度固定C．指令格式和寻址方式3．A．时间并行性B．经济而实用C．高性能4．A．总线带宽B．传输速率C．264MB/S5．A．存储B．记录C．结构三．解：（1）最大正数01111111111111111111111111111111X=[1+(1-2-23)]×2127（2）最小正数00000000000000000000000000000000X=1.0×2-128（3）最大负数10000000000000000000000000000000X=-1.0×2-128（4）最小负数11111111111111111111111111111111X=-[1+(1-2-23)]×2127四．解：[X]原=1.01111[X]补=1.10001[-X]补=0.01111[Y]原=0.11001[Y]补=0.11001[-Y]补=1.00111[X]补11.10001+[Y]补00.11001[X+Y]补00.01010X+Y=+0.01010[X]补11.10001+[-Y]补11.00111[X-Y]补10.11000因为符号位相异，所以结果发生溢出。五．解：（1）cache的命中率H=NmNcNc=45003404500=0.92（2）CPU访存的平均时间Ta=H·Tc+(1-H)Tm=0.92×45+(1-0.92)×200=57.4ns（3）Cache-主存系统的效率e=TaTc=4.5745=0.78=78%六．解：从流程图看出，P（1）处微程序出现四个分支，对应四个微地址。为此用OP码修改微地址寄存器的最后两个触发器即可。在P（2）处微程序出现2路分支，对应两个微地址，此时的测试条件是进位触发器Cj的状态。为此用Cj修改μA2即可。转移逻辑表达式如下：μA0=P1·T4·IR6,μA1=P1·T4·IR7,μA2=P2·T4·Cj。由此可画出微地址转移逻辑。如图B16.2所示。图B16.3七．答：分五个阶段：请求总线，总线仲裁，寻址（目的地址），信息传送，状态返回（或错误报告）。图B16。4CPU发出读命令信号和存储器地址信号，经一段时延，待信号稳定后，它启动主同步（MSYN）信号，这个信号引发存储器以从同步（SSYN）信号予以响应，并将数据放到数据线上。这个SSYN信号使CPU读数据，然后撤消（MSYN）信号，MSYN信号的撤消又使SSYN信号撤消，最后地址线、数据线上不再有有效信息，于是读数据总线周期结束。八．解：（1）在中断情况下，CPU的优先级最低。各设备优先级次序是：A-B-C-D-E-F-G-H-I-CPU（2）执行设备B的中断服务程序时IM0IM1IM2=111；执行设备D的中断服务程序时IM0IM1IM2=011。P2CjP1IR7P1IR6（3）每一级的IM标志不能对某优先级的个别设备进行单独屏蔽。可将接口中的BI（中断允许）标志清“0”，它禁止设备发出中断请求。（4）要使C的中断请求及时得到响应，可将C从第二级取出，单独放在第三级上，使第三级的优先级最高，即令IM3=0即可。九．比较内容CISCRISC指令系统复杂、庞大简单、精简指令数目一般大于200一般小于100指令格式一般大于4一般小于4寻址方式一般大于4一般小于4指令字长不固定等长可访存指令不加限定只有LOAD/STORE指令各种指令使用频率相差很大相差不大各种指令执行时间相差很大绝大多数在一个周期内完成优化编译实现很难较容易程序源代码长度较短较长控制器实现方式绝大多数为微程序控制绝大部分为硬布线控制软件系统开发时间较短较长十．1）图中两个模块的总容量为2MB(512K*32位)，由8片256K*4位的DRAM芯片组成。为简化将2片DRAM与一块256*8位的方框表示。数据总线宽度为32位。地址总线宽度为24位。2）芯片采用行列阵列，有读写周期与刷新周期。在读/写周期时，在行选通信号RAS有效下输入行地址，在列选通信号CAS有效下输入列地址，如果是读周期，此位组内容被读出；如果是写周期的话，则将总线上数据写入此位组。刷新周期是RAS有效下输入刷新的地址，此地址指示的一行所有存储元全部再生。3）由图可知，24位存储物理地址指定的系统主存容量可达到16MB，按“存储体-块-字”进行寻址。其中，高三位用于存储体选择，对于8个2MB的存储体进行8选1。A20—A3的18位地址用于模块内256K个存储字的选择，它们分为行、列地址两部分送至芯片的9位地址引脚。A2用于模块选择：A2=0时，RAS0有效，A2=1时，RAS1有效.4）CPU给出主存地址中没有A1,A0两位。替代的是4个字节允许信号BE3—BE0,以允许对A23—A2指定的存储字（双字）中的字节或字完成读/写访问。当BE3—BE0全有效时，即完成双字存取。图中没有给出译码逻辑，暗示了BE3—BE0+与CAS3—CAS0的对应关系。5）DRAM需定时刷新，由于DRAM芯片的读出是破坏性读出，因此读写完后要对它的信息充电再生。