数字逻辑系统教案3

《数字逻辑系统设计》教案12.4FPGA的结构与工作原理一、查找表逻辑结构二、Cyclone系列器件的结构与原理1、CycloneLE结构图（见图2-26）2、CycloneLE普通模式（见图2-27）3、CycloneLE动态算术模式（见图2-28）4、CycloneLAB结构图（见图2-29）5、LAB阵列（见图2-30）6、LAB控制信号生成的逻辑图（见图2-31）7、快速进位选择链（见图2-32）查找表LUT输入1输入2输入3输入4输出FPGA查找表单元图2-25FPGA查找表单元内部结构000001010000010116×1RAM输入A输入B输入C输入D查找表输出多路选择器《数字逻辑系统设计》教案28、LUT链和寄存器链的使用9、LVDS连接2.5硬件测试技术一、内部逻辑测试在ASIC设计中的扫描寄存器，是可测性设计的一种，原理是把ASIC中关键逻辑部分的普通寄存器用测试扫描寄存器来代替，在测试中可以动态地测试、分析设计其中寄存器所处的状态，甚至对某个寄存器加以激励信号，改变该寄存器的状态Cyclone器件接收器件外接电阻网路外接终端电阻LE1LutDQDQLE2DQDQLEs3-10LUT链寄存器链Lut《数字逻辑系统设计》教案3二、JTAG边界扫描测试2.6FPGA/CPLD产品概述一、Lattice公司CPLD器件系列二、Xilinx公司的FPGA和CPLD器件系列1.Virtex-4系列FPGA2.SpartanⅡ&Spartan-3&Spartan3E器件系3.XC9500&XC9500XL系列CPLD4.XilinxFPGA配置器件SPROM三、Altera公司FPGA和CPLD器件系列1、StratixII系列FPGA2、ACEX系列FPGA3、MAX系列CPLD4、Cyclone系列FPGA低成本FPGA5、CycloneII系列FPGA6、MAXII系列器件引脚描述功能TDI测试数据输入(TestDataInput)测试指令和编程数据的串行输入引脚。数据在TCK的上升沿移入。TDO测试数据输出(TestDataOutput)测试指令和编程数据的串行输出引脚，数据在TCK的下降沿移出。如果数据没有被移出时，该引脚处于高阻态。TMS测试模式选择(TestModeSelect)控制信号输入引脚，负责TAP控制器的转换。TMS必须在TCK的上升沿到来之前稳定。TCK测试时钟输入(TestClockInput)时钟输入到BST电路，一些操作发生在上升沿，而另一些发生在下降沿。TRST测试复位输入(TestResetInput)低电平有效，异步复位边界扫描电路(在IEEE规范中，该引脚可选)。《数字逻辑系统设计》教案47、Altera宏功能块及IP核四、Actel公司的FPGA器件五、Altera公司的FPGA配置方式与配置器件2.7编程与配置一、JTAG方式的在系统编程二、使用PC并行口配置FPGAAltera的FPGA有如下几种常用编程配置方式：1．配置器件模式，如用EPC器件进行配置。2．PS(PassiveSerial被动串行)模式。3．JTAG模式，用于配置SRAM的SOF文件，或JTAG间接对配置器件编程模式。4．AS（ActiveSerial），这个模式是针对EPCS系列配置器件而。三、FPGA配置器件FPGA使用EPC配置器件的配置时序《数字逻辑系统设计》教案5FPGA的配置电路原理图EPCS器件配置FPGA的电路原理图