并行采样与动态重构

一、研究内容(一)多通道并行采集技术多通道采样方法主要是从时域出发，以多个低速的采样序列重构出高速的采样序列。在M个通道的时域采样系统中，用M个采样通道，在不同的时间序列下，分别对输入信号进行采样，要求所有通道的采样周期相同，任何相邻的两个采样通道的采样时间间隔严格相等，此时，允许每个通道的采样频率低于信号的两倍带宽，但每个通道采样频率的M倍要高于信号的两倍带宽。将M个采样通道所得到的采样点序列按照采样时间的先后顺序进行串行存储输出，输出序列即为输入信号的无失真采样序列。(二)FPGA动态重构技术FPGA动态可重构技术，就是要对基于SRAM编程技术FPGA的全部或部分逻辑资源实现在系统的动态的功能变换。对于时序变化的数字逻辑系统，其时序逻辑的发生不是通过调用芯片内不同区域、不同逻辑资源来组合而成，而可通过对具有专门缓存逻辑资源的FPGA，进行局部的和全局的芯片逻辑的动态重构(或称修改)而快速实现。动态可重构FPGA内部逻辑块和内连线的改变，可以通过读取不同的SRAMbit数据来直接实现这样的逻辑重建，时间往往在纳秒量级，有助于实现FPGA系统逻辑功能的动态重构。二、关键技术[1](1)高速分时时钟控制与数据分相存储技术高采样率必然要求高速的采样时钟与之匹配。采样时钟相位延迟是采用分时并行采样技术的系统实现高采样率的关键所在，需要对高频采样时钟做到精确地相位延迟。模拟信号经过ADC采集输出的数据速率较高，不能实现实时处理，需要将高速数据先缓存起来。基于深存储技术，可以采用FIFO高速缓存与DDR2深存储的双重存储架构。(2)基于联合子空间理论的信号数据动态重构技术如果信号类型是稀疏信号，其在某一时刻仅占用其全部带宽中有限频带，若依然采用传统的周期非均匀采样方法实现重构，则采样效率较低。有学者指出具有稀疏特性的信号在重构时可以扔掉大部分的参数而不会造成损失，其常见的重构算法有多测量向量模式，最小L1范数，正交匹配追踪等，这些算法主要是针对数值进行压缩重构把压缩重构的思想运用到周期非均匀采样中，可以有效的解决模拟盲稀疏信号的采样与重构。首先建立信号在周期非均匀的采样模型，利用联合子空间理论[2]将采样与重构转换为向量运算，借助多测量(MMV)模式把无限模型(IMV)转换为有限向量(FMV)的形式，并以此得出信号的稀疏特性，然后使用插值器把欠采样得到的序列插值重构成Nyquist采样序列。该方法在不影响对信号完整重构的前提下，减少了采样通道的数量，节省了系统资源，提高了采样效率。三、研究方案并行交替型ADC(Time-InterleavedADC，TIADC)是一种实现超高速的数据采集的有效方法，然而通道失配误差如偏置误差、增益误差和时间相位误差严重降低了系统的信噪比。这里有两种误差估算方法，盲适应的估算方法和基于拟合的估算方法，前者相对比较复杂，要求输入信号是带限的，估算精度相对不是很高，后者相对简单，要求输入信号是正弦信号，估算精度可以很高。并行交替ADC系统通道间的失配误差可以通过对输出数据建立一种损耗函数（(Lossfunction），然后通过对损耗函数的最小化来得到，这种方法被称为盲适应(BlindAdaptive)估算方法。这里损耗函数由瑞典人Elbomsson给出[3][4]。并行交替通道间的失配误差参数也可以通过拟合的方法得到，具体就是给并行交替ADC系统输入一正弦波，然后并行交替ADC系统M个通道的ADC分别采集N个数据点y0[n]，y1[n]，y2[n]，y3[n]，y4[n]，yM-1[n]，n=0，1，2…M-1这里单通道的采样率为f1=1/T1=1/(MTs)然后对这M组数据分别进行正弦波的拟合。(一)几种误差修正方法对并行交替型ADC系统，偏置误差和增益误差的修正比较简单。偏置误差对于系统相当于产生的加性噪声，可使用累加单元可以进行补偿。增益误差对于系统相当于附加的乘性噪声，可使用乘法单元可以进行补偿，实现校正。关于时间相位的修正比较困难，这里有几种常用的时间相位误差的修正方法:基于插值的修正方法，基于分数延迟滤波器的修正方法，基于多速率滤波器组的修正方法，自适应非均匀综合校准法。(1)基于插值的修正方法这里在Papoulis广义采样展开式基础上，给出基于插值方法周期非均匀采样信号的重构，重构的是均匀采样后的数字信号，这种方法可直接用于修正并行交替型ADC时间相位误差，该方法对并行交替型ADC系统的时间相位误差的修正非常有效，但该方法的计算量很大。仿真结果与分析这里仿真四个通道的并行交替型ADC系统，其中每个ADC的采样率为250Msps，即整个系统的等效采样率为1Gsps，仿真在Matlab中进行ADC用理想的ADC替代,即只考虑ADC的量化噪声，这里把输出信号量化为12位，这四个通道引入的时间相位偏差为{0，0.05，-0.03，0.02}Ts，这里Ts=Ins，输入信号的频率为85.2MHz，如果不考虑时间相位误差，直接把各个通道ADC的输出的数据直接拼接在一起,这样信号的频谱如图1所示，即修正前的频谱图，把各个通道ADC输出的数据经过本文的方法修正后的频谱图如图2所示，即修正后的频谱图，从图中很容易看出，频谱的失真已经完全被消除了，定量的分析给出，修正前信号的信纳比为36.1dB，无伪波动态范围为37.5dB，有效位为5.7bit，修正后信号的信纳比为74.0dB，无伪波动态范围为90.2dB，有效位为12.0bit，修正后信号的信纳比提高37.9dB，无伪波动态范围提高52.7dB，修正后的信纳比跟理想情况下完全相同，这说明了本方法对并行交替型ADC通道间的时间相位误差修正的有效性。图1修正前的频谱图图2修正后的频谱图(2)基于分数延迟滤波器的修正方法这是一种基于分数延迟滤波器修正通道间时间相位误差的方法，它需要设计分数延时滤波器和各通道的增益常数，该方法很容易用电路来实现，它的具体的好处在于：1.合理设计分数延时滤波器可以重构信号y[n]任意逼近输入信号的x(nTs)；2.一旦分数延迟滤波器设计好，当时间偏差改变时,不需要重新设计，只需要改变只与时间的偏差有关的滤波器前的乘积系数就可以了。仿真结果及其分析这里仿真五个通道的并行交替型ADC系统，其中，每个ADC的采样率为200Msps，即整个系统的等效采样率为1Gsps。仿真在Matlab中进行，ADC用理想的ADC替代，即只考虑ADC的量化噪声，这里把输出信号量化为12位，这并行交替型ADC系统各通道引入的时间相位误差为{0，-100，80，60，-50}；增益误差为{0，-4.0，9.0，-5.0，3.0}；偏置误差为{0，9.0，-7.0，5.0，-6.0}mV输入信号的频率为88.7MHz，幅度为1.0V。误差修正前的频谱如图3所示，显然,这时候失配误差带来了很大的频谱失真，并且最大的幅度为-25.5dB，这里假定输入信号的幅度为0dB，经过偏置误差修正后的频谱如图4所示，显然这时候由偏置误差带来的频谱失真己经被修正，修正后偏置误差引起的失真降低为88.7dB。图3修正前的频谱图图4经过偏置误差修正后的频谱图图5经过偏置误差与增益误差修正后的频谱图图6经过三种误差修正后的频谱图然后再经过增益误差的修正后的频谱图如图5所示，此时频谱的失真为34.4dB，它是由时间相位误差引起，经过三种失配误差修正后的频谱如图6所示，这时候最大的失真仅为-83.3dB。(3)基于多速率滤波器组的修正方法基于完美重构并行交替型ADC系统通道间失配误差的修正方法，利用该方法可以得到重构滤波器组的幅频响应与冲激响应的解析形式，然后对理想的冲激响应进行截断、加窗，来得到实际中可实现的FIR滤波器组，为了得到更为有效的FIR重构滤波器组，进一步对重构滤波器组进行了优化，从而设计了全局最优的FIR重构滤波器组。仿真结果与分析这里给出了五通道并行交替型ADC系统在Matlab下的仿真，仿真中输入信号由等幅度的四个频率的正弦波组成，频率分别为Ts/16，Ts/8，3Ts/16，fs/4，而对每个频率的正弦波，输入的相位在0到2π中随机。且均匀分布，五通道并行交替型ADC系统中的时间相位误差为{0，-0.04,0.02，-0.01，0.03}Ts，图7给出了时间相位误差修正前的频谱，图中四个幅度为0dB的信号为输入的信号，而其他的伪谱(spur)为时间相位误差带来的频谱失真。这里输入信号xC(t)被量化为14bit，利用上面方法设计的重构滤波器组，对时间相位误差修正后的频谱如图8巧所示，显然，这时候伪谱己经很小。图7五通道TIADC时间相位误差修正前的频谱图8五通道TIADC时间相位误差修正前的频谱(4)自适应非均匀综合校准法通过构造误差函数直接控制校正模块，采用自适应策略调整校正参数，在实现误差准确估计的同时完成误差校正；利用分数延时滤波器实现时基误差的校正，降低硬件设计难度和系统成本，提高校正性能。偏置误差对于系统相当于产生的加性噪声，可使用累加单元进行补偿；增益误差对于系统相当于附加的乘性噪声，可使用乘法单元可以进行补偿；时基误差的消除采用分数延时(FractionalDelay)滤波器的数字处理技术，以校正采样时钟非均匀所引入的误差。自适应综合校准框图如图9所示。图9自适应综合校准系统组成分数延时滤波器通过数字滤波的方法重构采样序列，实现信号的延时。分数延迟器结构如图10所示。图10分数延迟器结构图仿真结果与分析利用双通道8bitADC构建并行交替采样系统进行校准实验:输入时钟频率为fo=15MHz的正弦信号，利用整体采样率为fs=500MHz的系统对其进行采样。设通道2的初始增益误差g2=1.1，偏置误差为o2=0.035，时基误差为Δt2=0.2*Ts。系统校准前后频谱图分别如图11、12所示。结果显示，信号中原多出的误差谱线基本消除，系统信噪比由原来的24.8提高到43，将近一倍，校正后系统的性能得到了大幅提高。图11校准前频谱图图12校准后频谱图第一种方法的计算量较大，一般用软件的方法实现，主要适用于时间相位误差的离线修正，后面两种方法计算量小，用硬件非常容易实现,当然也可用软件实现，其中，第二种方法需要2倍或接近于2倍的过采样，这样浪费了一半的输入信号带宽，第三种方法是在周期非均匀采样完美重构的基础上给出的，它给出了并行交替型ADC系统时间相位误差修正的解析解，从而真正漂亮的给出时间相位误差的修正。第四种方法，基于自适应控制的综合校准法，同时进行时间相位差，增益和偏置误差的估计，并在估计过程中完成校准。实时性高，不需要增加额外校准信号，可以自动跟踪因设备老化或环境因素导致的参数变化。(二)基于FPGA的动态可重构技术基于FPGA的可重构技术,就是利用FPGA可以多次重复编程配置的特点，通过时分复用的方式利用FPGA内部的逻辑资源,使在时间上离散的逻辑电路功能模块能在同一FPGA中顺序实现的技术。而FPGA动态可重构技术是指基于SRAM编程和专门结构的FPGA，在一定条件下,不仅具有在系统重新配置电路功能的特性，同时还具有在系统动态重构电路逻辑的能力。FPGA动态可重构技术，就是要对基于SRAM编程技术FPGA的全部或部分逻辑资源实现在系统的动态的功能变换。动态可重构FPGA则是基于动态重构技术的一种可在系统实现动态配置的新型FPGA芯片。(1)Off-Chip重构通过串口或并口将配置信息传送到芯片的配置存储器中来实现的一种重构方式。FPGA内部的逻辑元胞(LC)可实现多种子电路的功能，配置存储器(CM)用于装载重构部分的各种配置信息。重构时，在外部逻辑的控制下，配置信息通过串口或并口电路传送到CM，配置存储器再将配置信息装载到FPGA内部的逻辑元胞中，对芯片逻辑进行全局或局部的功能修改。这种方式在实现重构时，首先需要把新的配置信息传送到CM中，然后再将配置信息装载到FPGA芯片内部的逻辑元胞，因而重构时间比较长。(2)Context重构对于多重context结构的DR-FPGA，通过交换配置存储器和片上context存储器的部分或全部的配置