实验十QuartusII简明教程(简化)

实验十QuartusII简明教程在本实验中，我们通过设计一个2输入与门的例子，学习QuartusⅡ软件的使用。1．文件及工程建立首先为该设计(工程)建立一个目录，如C:\VHDL\and2gate，然后运行QuartusⅡ6.0，进入QuartusⅡ6.0集成环境。1)新建文件选择菜单【File】→【New】，出现如图10-1所示的对话框，在框中选中【VHDLFile】，单击【OK】按钮，即选中文本编辑方式。在弹出的编辑窗口中输入and2gate.VHD源程序。输入完毕后，选择菜单【Flie】→【SaveAs】，即出现文件保存对话框。首先选择存放本文件的目录C:\VHDL\and2gate，然后在【文件名】框中输入文件名and2gate，然后单击【保存】。即把输入的文件保存在指定的目录中。图10-2是新建的文件and2gate.VHD。本实验中的and2.VHD源程序如下：--and2gate.VHD源程序LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYand2gateISPORT(a,b:INSTD_LOGIC;y:OUTSTD_LOGIC);ENDand2gate;ARCHITECTUREoneOFand2gateISBEGINy=aandb;ENDone;图10-1新建文件类型的选择框图10-2新建的文件and2gate.VHD2)新建工程在弹出的窗口(图10-3)中点击【是(Y)】确认新建工程。或者执行【File】→【NewProjectWizard】命令，打开新建工程向导，将出现如图10-4所示的对话框。第一栏为工作目录，第二栏为工程名，第三栏为顶层文件的实体名（应与第二栏工程名保持一致）。图10-3保存VHD文件后弹出的窗口图10-4新建工程——工程参数设置3)将文件添加到对应的工程点击【Next】将弹出如图10-5所示的添加文件操作界面，点击最上面【FileName】右侧的【…】按钮，找到工作目录下的and2gate.vhd文件并加入。或者单击【AddAll】按钮，将工作目录下的所有VHDL文件加入到此工程中。设置完成后，单击【Next】进入目标器件设置。4)选择目标芯片在弹出如图10-6所示的添加文件操作界面，首先在【Family】栏中选择ACEX1K系列；然后在【Targetdevice】选项框中选择【Specificdeviceselectedin‘Availabledevices’list】,即选择一个确定的目标芯片。再在【Availabledevices】列表中选择具体芯片EP1K100QC208-3。单击【Finish】完成设置。2．工程编译及分析1)全编译。选择菜单【Processing】→【StartCompilation】或者按快捷键“Ctrl+L”执行全编译。编译时下面的【Processing】窗口会显示编译过程中的相关信息，如果发现警告和错误，会以深色标记条显示。警告不影响编译通过，但是错误编译不能通过，必须进行修改。双击【Processing】栏中的错误显示条文，会弹出对应的VHDL文件，光标指示到错误处。在对错误进行分析修改后，再次进行编译，直至排除所有错误。2)编译结果的查看图10-5添加文件操作界面图10-6目标芯片选择(1)编译结果报告。全编译后，先后执行主菜单【Processing】下的【Compilationreport】和【TimingAnalyzerTool】子菜单，会分别出现编译结果报告窗口和典型时序分析窗口，可选择查看有关编译结果或执行【Start】进行典型时序分析。再执行主菜单【Window】下的【TileHorizontally】，就会出现如图10-7所示的编译结果报告和时序分析报告。图10-7编译结果报告和时序分析报告图10-8RTL视图和工艺映射视图(2)电路网表结果。经过逻辑综合适配后，可以使用网表查看器查看有关电路网表信息。执行主菜单【Tools】=【NetlistViewers】=【RTLViewer】和【TechnologyMapViewer】查看RTL视图和技术映射视图。如图10-8所示。3．工程仿真及分析当工程编译通过之后，必须对其功能和时序进行仿真测试，以了解设计结果是否满足原设计要求。1)打开波形编辑器执行【File】→【New】命令，在弹出的窗口中选择【OtherFiles】中的【VectorWaveformFile】项，打开空白的波形编辑器，如图10-9所示。2)设置仿真时间区域和最小时间周期将仿真时间设置在一个比较合理的时间区域。选择【Edit】菜单中的【EndTime…】项，在弹出窗口的【Time】栏处输入【100】，单位选择【ms】，将多个仿真区域的时间设为100ms，单击【OK】按钮，结束设置。选择【Edit】菜单中的【GridSize…】项，在弹出窗口的【TimePeriod】栏处输入【20】，单位选择【ms】。图10-9新建仿真波形文件的操作图10-10引入信号节点操作3)在波形编辑器中引入信号节点执行【View】→【UtilityWindows】→【NodeFinder】命令，弹出【NodeFinder】对话框。在此窗口中的【Filter】框中选择【Pins：all】，然后单击【List】按钮，于是在下面的【NodesFound】窗口中会出现工程and2gate中的所有端口引脚名。用鼠标将需要仿真观察的信号拖到波形编辑器窗口。在这里把所有的端口引脚名a、b、y全部插入，如图10-10所示。4)编辑输入波形图10-11设定a波形双击节点a右侧空白波形处，弹出图10-11窗口，设定【Starttime】为【0】，单位为【ps】，【Endtime】为【20】，单位为【ms】，【Numericornamedvalue】为【0】，即可设定“0ps~20ms”期间a的值为“0”。用同样的方法设定“40ms~60ms”期间CLR的值为“1”、“60ms~100ms”期间CLR的值为“0”。用同样的方法设定“0ps~40ms”期间b的值为“0”、“40ms~80ms”期间b的值为“1”，“80ms~100ms”期间b的值为“0”。选中缩放按钮，按鼠标左键或右键可以放大或缩小波形显示，以便在仿真时能够浏览波形全貌。图10-12设置好并存盘的波形图5)波形文件存盘选择【File】菜单下的【Save】命令，将默认名为and2gate.vwf的波形文件存入当前工程所在的文件夹中。本操作根据要求将各输入信号【a】、【b】的波形设置成如图10-12所示的波形。6)仿真器参数设置选择【Assignment】菜单下的【Settings…】项，在【Settings】窗口中左侧【Category】栏中选择【SimulatorSettings】项，打开如图10-13所示的窗口。在【Simulationmode】项目下选择【Timing】，即时序仿真，在【Simulationinput】栏中，单击按钮，找到并选择仿真激励文件【and2gate.vwf】。在【Simulationperiod】栏中选择【Runsimulationuntilallvectorstimuliareused】，即全程仿真。根据仿真的要求还可选择功能仿真等其它仿真形式以及进行其它的设置。图10-13仿真器参数设置7)启动仿真器选中【Processing】菜单下的【StartSimulation】，直到出现【Simulationwassuccessful】对话框为止。8)观察仿真结果仿真成功后，仿真波形文件【SimulationReport】通常会自动弹出。and2gate的时序仿真结果如图10-14所示。如果没有弹出仿真完成后的波形文件，可以通过【Processing】菜单下的【SimulationReport】命令，打开波形报告。如果无法在窗口展开时间轴上的所有波形图，可以在仿真报告窗口中单击鼠标右键，选择【Zoom】项下的【FitinWindow】选项，并通过按钮，调节波形的比例。通过观察仿真结果，发现达到了预定的要求。4．芯片管脚的锁定工程编译和有关仿真都通过后，就可以将配置数据下载到应用系统进行验证。下载之前首先要对系统顶层模块进行引脚锁定，保证锁定的引脚与实际的应用系统相吻合。1)目标芯片的确认及闲置引脚的设定图10-14and2gate的时序仿真结果管脚锁定前，先进行芯片的确定或修改。选择【Assignment】菜单下的【Settings…】项，在【Settings】窗口中左侧【Category】栏中选择【Device】项，打开如图10-15所示的窗口。单击图10-15中的【Device&PinOptions…】按钮，在弹出的【UnusedPins】设置框中进行闲置引脚的设定。对设计中未用到的器件引脚，有三种处理方式：输入引脚(呈高组态)、输出引脚(呈低电平)或输出引脚(输出不定状态)。通常情况下选择第一项【Asinputtri-stated】，避免未用到的引脚对应用系统产生影响。图10-15管脚锁定前目标芯片的确认或修改2)引脚锁定实验箱EDA实验开发系统板选用的EP1K100QC208-3芯片，应对本例中的有关输入和输出的资源情况进行引脚锁定，并将闲置引脚设定为三态门状态。本例通过引脚锁定窗口进行锁定。打开【Assignments】菜单下的【PinPlanner】命令，打开引脚锁定窗口，如图10-16所示。EP1K100QC208-3芯片共有208个引脚，按住Ctrl键同时滚动鼠标滚轮可以将芯片的TopView放大观察。208个引脚中有一部分是有特定功能不可分配的，只有显示为小圆圈的管脚可以分配为输入/输出，将鼠标停留在这些引脚上会显示none@PIN_**(ColumnI/O)。将【Allpins】中a直接拖到191号引脚释放，就可以把191号引脚分配为a输入，此时191号引脚显示中间有脉冲符号的褐色实心小方点，若将鼠标停留在上面还会显示aInput@PIN_191ColumnI/O)。同样的办法将192号引脚分配为b输入，此时192号引脚显示褐色实心小圆点。将193号引脚分配为y输出。分配完管脚后需要按快捷键“Ctrl+L”重新编译。图10-16引脚锁定窗口的打开及管脚的锁定注意：实验板上EP1K100QC208-3芯片的208个引脚中有60个引脚有特定功能不可分配为I/O，剩余的148个引脚中只有68个与实验箱的插孔相连。这68个引脚分成8组且通过排阵引出（Z1-Z8，每组8个引脚，例如169-177号引脚为Z3，详见附录二《实验箱插孔号与EP1K100引脚号对照表》)，还有103、104、79、184号引脚习惯上作为CP1-CP4四个时钟输入。实验中分配引脚时应优先分配这68个引脚，并尽量一组一组的使用，这样可以通过排线连接，不必一个一个连接，既省时省力又不易连错线。没有与实验箱插孔相连的80个引脚通过双排插针引出，使用时可通过排线连接。5．编程下载及验证1)编程下载硬件准备在断电的情况下将有下载板插入实验箱对应的位置，将下载线插入下载板上的JTAG口，经检查无误后打开实验箱的电源开关。2)FPGA的编程下载在菜单【Tool】中选择【Programmer】，打开编程下载窗口。单击【HardwareSetup】，在打开的设置窗口中（如图10-17所示）点击【AddHardware】。在第一栏选择【USB-Blaster】，在第二栏选择【USB-0】，点【OK】返回【HardwareSetup】设置窗口。在【HardwareSetup】设置窗口【Currentlyselectedhardware】栏选择【USB-Blaster[USB-0]】。在图10-17所示的【Mode】栏中选择编程模式为【JTAG】。单击左侧的【AddFile】按钮，找到要下载的文件and2gate.sof，并选中下载文件右侧的第一个小方框Program/Configure。核对下载路径与文件名无误后，单击【Start】按钮，即进