复旦大学数字集成电路设计09年期中考试

第1页复旦大学信息科学与工程学院《数字集成电路设计原理》期中考试试卷共4页课程代码：372.124.1.01考试形式：□开卷√闭卷2009年11月10日（本试卷答卷时间为90分钟，答案必须写在试卷上，做在草稿纸上无效）专业学号姓名成绩题号一二三四五得分一、（25’）用静态CMOS逻辑实现DEBCAY，并实现版图1.设计电路原理图，以单位倒相器尺寸（PMOS为2，NMOS为1）为基础，在原理图上标出所有MOS管的尺寸。（提示：在设计电路图时以同时考虑版图实现为宜）2.在如下棒图（N阱等层次已略去）基础上画出原理图1的版图实现（输入信号A、B、C直接标在Poly上即可。不需画衬底的接地）VDDGND图例：P+：N+：Poly：M1：M2：CT/VIA：第2页3.考虑MOS管的排序，你设计的电路原理图中到输出延时最快的输入端是哪个？最慢的呢？二、（15’）1.写出NMOS器件的长沟道ID-VDS,VGS关系公式2.在左图画出上述公式对应的ID~VDS,VGS曲线3.考虑速度饱和，在右图画出发生速度饱和情况下相应的ID~VDS,VGS曲线，注意保持左右两图间ID、VDS轴比例以及VGS曲线族步长的一致性VDSIDVDSID第3页三、（15’）根据长沟道scaling-down规则将下表填写完整参数关系全比例缩小W,L,tox---------1/SVDD,VT---------1/SCoxCgateIDRon本征延时功率（单个器件）功率密度四、（25’）考虑下图电路，1、2、3三种倒相器的输入电容分别为Cg1、Cg2、Cg3，倒相器1扇出4个倒相器2，倒相器2扇出4个倒相器3。假定所有倒相器的本征电容与输入电容相等，倒相器1空载时的本征延时为T1。1.写出节点In到Out的延时2.如CL为Cg1的64倍，求Cg2和Cg3相对于Cg1的尺寸放大倍数，以使节点In到Out的延时最小3.这时的最小延时值CL122223333InOut第4页五、（20’）根据右图电路1.写出其实现的逻辑功能2.简述其工作原理3.说明倒相器以及Mkp管在该电路中所起的作用