局部同步,全局异步量子点单元自动装置的设计

2005年第五届电气与电子工程协会关于纳米科技的会议会刊2005年7月于日本名古屋局部同步,全局异步量子——点单元自动装置的设计(LSGAQCA)MinsuChoi1andNohpillPark2美国密苏里罗拉大学ECE部，[e-mail]美国俄克拉何马州立大学CS部，[e-mail]摘要——被称为四相定时的作为QCA定时的概念得到广泛应用。然而，由QCA继承的特点，比如：保持状态固定的方式、使数据流同步的方式、以及激励QCA单元的方式，都使得QCA电路的设计与VLSI有很大不同，进而带来了很多新的设计上的挑战，其中最困难的是由于QCA全局的时序主要取决于它的布局的事实。这个现象通常被称为“布局=时序”问题。为了避免这个问题，在这篇论文一种称为局部同步、全局异步的QCA自定时序电路的观点被提出。所涉技术能显著的减少一个线路中QCA设备的全局网络时序对布局的依赖性；因此，相当灵活的QCA电路设计将成为可能。I.简介QCA（量子点胞状自动机）是2004届国际半导体技术年会列出的六个很有前景的纳米尺度信息处理技术之一[1]。在QCA范例中一组彼此与相邻单元有联系的很规整的单元采用了局部互联的结构[2],[3],[4]。各单元间的耦合关系是通过相互静电作用给出的。这种结构理论上是能够编码数字信息的。QCA的基本结构单位是通过四量子-点的定位在一个正方形顶部的QCA单元。这个单元负载着两个额外的由于静电排斥而趋向于占用对角线位置的电子。二进制信息被编码于两个潜在的极化（如+1或-1）。当那些电子量子-机械式的通过通道的一列点到另一端时时该单元可从一极转为另一极[5]。通过单分子来使QCA单元生效是相当有前景的一个新领域。令人期待的是分子QCA构造可以在密度超过1012devices/cm2及THz频率领域进行操作[6],[7]。有策略的分配QCA单元的数目来是构造逻辑装置是可能的。其中最普及的QCA装置包括MV（即MajorityVoter--多数选择，F(A，B，C)=AB+AC+BC），INV(即Inverter-转换,F(A)=/A)和二进制线。时钟在多数计算科技中都是很重要的，也是使QCA信息流同步的要求条件。目前，所有的QCA电路提议都要求一个不仅能控制信息流同步，而且确实能提供驱动电路的动力的时钟[6],[8]。除了这个时钟单元群不再需要外部信号源来驱动。因此设想一个QCA电路布需要时钟是困难的。QCA计时的概念被称为四相定时[9],[10],[11],[12],[13]。四相定时信号应用于四个毗连的隐藏的电线。每个线路有一个线性增加和降低的电压值，这是为了绝热地转换置于其上的QCA单元。相邻电线有л/2的相位差，从而每组的第四根线都有相同的信号。这种方式将引起一个粗糙的正弦曲线式的、沿着QCA表面的定时域。当时钟信号高时，点与点之间潜在的阻碍低，电子在单元之间有力的扩散，没有净极化存在；即P=0。当时钟信号切换为低时，点与点之间潜在的阻碍变大且电子被局限在很小的范围内，因此极化的加强是建立在相邻单元之间互相作用的基础上的；即它们利用相邻电子的极化作用。基本上高的时钟表示单元是自由的，低时钟表示单元是锁存住的。所以，由于在每个单元锁存的极化状态中可以存储二进制数字信息，四相定时体制可以和传统的注册轮换相比拟[10],[11],[14]。II.“布局=定时”问题随着四相定时机制的提出，使得在保证每个QCA单元都能得到驱动及信息得到及时的处理和传递的同时设计QCA电路成为可能。然而，由QCA继承的特点，比如：保持状态固定的方式、使数据流同步的方式、以及激励QCA单元的方式，都使得QCA电路的设计与VLSI有很大不同，进而带来了很多新的设计上的挑战，其中最困难的是由于QCA全局的时序主要取决于它的布局的事实。这个现象通常被称为“布局=时序”问题[13],[15]。根据四相定时原理，布局于一个定时区上的QCA单元需要一个完整的时钟周期来从上一个定时区接收数据并传递给下一个定时区。所以，全部的经由一系列定时区传递数据所需的延时可由td=nz/f来计算，其中td代表延时，nz是定时区数目，f是时钟频率。比如，我们设想一个有两个输入线的QCA门，如果这两个输入线经过的定时区的数目不同，一个会比另外一个先到达QCA门。结果，就会由于竞争冒险而出现错误的输出。图1描述了电路F=(A+B)C.定时区0出现输入，OR必须在定时区1或其后的区域进行计算，同时，由于OR的结果和C的原始输入都需在AND计算之前获得，必须在定时区1中装入一个缓冲器（由灰点指示）来作为C信号。尽管这个例子很简单，它展示出了QCA电路基本的布局与时序的问题。而且，在QCA电路中反馈数据是很棘手的，这是由于需要在相反的方向安排一连串定时区（即降序排列）。为了解决布局引起的形式多样的设计上的挑战，在QCA设计及结构自动化领域已付出了相当大的研究精力[15],[16].QCA物理设计步骤由以下三步构成:分区：第一步是给QCA电路板分区，按照满足时序约束条件来分配定时区。须保证特点级别的定时区来使隐藏的时钟线能轻易地一致分布。布局：在QCA电路中，由于需要或者是一个大的电路来交换两个信号的位置，或者是单元方向上45°的变化，且这些从制造角度来看是非常昂贵的，所以线的交叉口须最小化。打线：这步是用最少的设计费用设计最理想的线路来实现给定的QCA电路。这三步不是彼此孤立的，而是相互牵制的。如果提供了更多的定时区，使所有信号及时到达目的地将会将会更加容易。与此同时，考虑到QCA电路传递数据的性质，电路的延迟将会增加[13],[15],[17]。如果我们试图通过良好的布局来减少交叉口的数目，那么打线的困难将会增加，同时也将需要更多的空间来布线。另外，如果我们试图让所有的定时区拥有统一的高度和宽度，将会降低布局的灵活性。Koggeetal.已指出了设计QCA电路众多的难题，其中由于“布局=时序”的问题列举如下[13]：线长：随着线长的增加，一个QCA单元能成功转换的概率与距离成正比的减小。同时，线长决定了时钟频率，因为每个在定时区内的单元须在给定的区域变换相位前适当地极化。因此，在一个给定的定时区内的线长须尽量最小化。定时区的宽度:定时区的宽度同样须最小化，这样线长才能做到统一和最小化来降低电路加工上的难度。每个定时区QCA单元数：如果单个的定时区包含的太多的单元，只是因为所有单元的传输就会降低时钟频率。缺乏反馈:四相定时机制的数据流在单一方向传递。物理反馈在设计顺序电路中是很有必要的。在QCA设计中内嵌反馈回路将会使定时区的结构和元件平面布置变得复杂。浪费面积：四相定时的QCA电路面积利用率不是很高。有太多“布局=时序”问题使得将所有元件封装在给定的区域在设计上有很多限制。同时，在设计中内嵌使数据流同步的缓冲单元也加赠浪费面积。已经提出了繁多的设计方法来处理这些问题。QCA固有的提供给它本身一个在特定数目的m个定时区后有一个最初n输入，但只保留一个输出的“梯形定时”结构。通过堆积相反方向的另外一个数据流梯形结构来产生反馈是有可能的。通过允许数据在两个方向流动及细致的将梯形结构并到一起，密集紧凑的QCA电路就可以产生。另外，定时区可以平铺或排列，这样将会有众多的回路和接口允许反馈和打线。一般的定时底层布局是一个允许反馈及打线，还能加强众多的功能的定时区结构。III.局部同步,全局异步设计与以前的方法不同，这次所涉的方法学彻底地从QCA门电路全局网络中根除了“布局=时序”的约束条件。关键点是引入延时-迟钝数据编码机制，例如利用于回路-标准的NCL(NullConventionLogic即空协议逻辑）[18]，在为单个的门保持四相定时机制时撤离消除全局的布局=时序问题。由于每个门是靠临近的定时区来使之同步的，在门-级保证了恰当的数据流向及同步性，而且在门内的QCA单元能被合适的驱动。结果，由于全局电路的布局不再是全局时序的决定性因素，这样QCA电路最本质的“布局=时序”问题得到彻底地解决。在众多的延时-迟钝数据编码机制中，NCL适合于无节拍电路设计[18]。这样基于NCL的QCA延时-迟钝电路设计方法学将在提议的工程中得到广泛的研究。NCL电路在基于逻辑的DATA和控制的NULL间转换。这种数据与控制间的分离使得从始至终的设计能自同步化。因此，不再需要全局同步。阈门为NCL设计提供了基本的构造基础。阈门输入与输出可为DATA和NULL两个状态中的一个。一个以NULL为输出极值的门将保持NULL直到特定的输入被置为DATA。一旦该门达到DATA状态，它将保持此态直到所有的输入都回到NULL状态。阈门内的磁滞使该阈门需要在状态DATA而输入数目大于零时保持稳定，但不是极限值。另外，磁滞使得内存能在所有的输入都回到NULL状态前保持在DATA态不变。由于这些门使用两个值，如传统的布尔逻辑那样，它们可用传统的数字逻辑设计处理来构造。为了演示在为门保留四相定时机制的同时用QCA单元设计NCL门的灵活性，图2展示了一种用QCADesignerV1.4.11设计出的TH23。注意到TH23门与顺序布尔函数Ft+1=(A+B+C)Ft+AB+BC+AC是等价的，所示的QCA门设计是它的一种直接的实现方式（没有任何逻辑、单元-计数或空间优化），其中用到了五个MV门和一个反馈回路。值得注意地是，门内的QCA单元网络充分地用四相定时机制来驱动和同步化，但是门本身是延时-迟钝的，归咎于它有磁滞行为。这样用NCL门来设计延时-迟钝QCA电路将成为可能。上面所说的QCA特有的延时-迟钝设计方法被称为“局部同步，全局异步QCA(LSGAQCA)”。通过先前所提方法一下列举的是期望由LSGAQCA结构获得的优点：更简单的全局底层布线：LSGAQCA彻底地从全局QCA电路中消除了延时-迟钝问题。更简单的全局底层布线变得可能。密度增加：可用来使QCA电路布局中未利用的、浪费的空间最小化。这样，更密集紧凑的布局成为可能。定时区数目的减少和电路速度的增加:由于不需通过内嵌额外的定时区来使数据流同步，这样定时区的总体数就可大大减少。因此，可实现更快的电路操作。减少的单元数：也不再需要额外的单元达到同步的目的，所以，可实现总体单元数目的减少。电路复杂性降低：由于全局时序不再取决于布局，所以全局的电路复杂性能由此显著的降低。这样，高效的设计自动化将更加容易。不足之处与容差：所有的由于布局=时序带来的问题被消除。同时，由于阈门不能将输出回到NULL，stuck-at-1故障终止电路的复杂性降低。只有stuck-at-0故障和瞬时故障需通过应用来加强。设计的时间和风险以及电路测试要求都将降低，这主要因为始终关键时序问题复杂程度的消除。例如，一个全加电路，其中X、Y表示输入的加数，Ci表示输出，S与Co表示和与进位输出，它们都可以分别的使用NCL来设计和优化[19]。优化的全加器如图3所示。当在QCA中执行时，两个TH23门和两个TH24W2门可置于给定区域的任何位置，而且由于全局时序依赖性不复存在，相应的连接点、输入、输出亦可随意放置。LSGAQCA的延时-迟钝是通用的同步的QCA最基本的优点。参考文献[1]国际半导体科技发展蓝图（ITRS）2004.[2]G.Snider,A.Orlov,I.Amlani,G.Bernstein,C.Lent,J.Merz[3]G.Snider,A.Orlov,I.Amlani,X.Zuo,G.Bernstein,C.Lent,J.MerzandW.Porod,”Quantum-DotCellularAutomata,”JournalofVacuumScience&TechnologyA-VacuumSurfacesandFilms,Vol17,pp1394-1398,1999.[4]G.TothandC.Lent,”Quasiadiab