实验二全加器的设计

实验二全加器的设计预习要求：要求同学们在实验前务必完成一位全加器、八位全加器项目设计、仿真、引脚锁定。最后将自己预习做的工程项目文件夹压缩后，以“学号_姓名_实验二”命名后，于实验前交各实验小组组长，由小组组长收齐后交实验指导教师。否则不允许参加实验。一、实验目的1、熟悉利用QuartusⅡ的原理图输入方法设计简单组合电路2、掌握层次化设计的方法3、利用层次化的设计方法，设计一个8位全加器4、熟悉利用CPLD/FPGA实验开发平台进行系统设计验证。二、实验原理一个8位全加器可以由8个1位全加器构成，加法器间的进位可以串行方式实现，即将低位加法器的进位输出cout与相临的高位加法器的最低进位输入信号cin相接。三、实验内容1、完成半加器和全加器的设计，包括原理图输入、编译、综合、适配、仿真、实验板上的硬件测试，并将此全加器电路设置成一个硬件符号入库。KEY1、KEY2、KEY3分别接ain、bin、cin；发光管LED2、LED1分别接sum和cout。2、实验内容建立一个更高层次的原理图设计，利用以上获得的1位全加器构成8位全加器，并完成编译、综合、适配、仿真。3、思考设计一电路，在FPGA开发平台上验证8位全加器。提示：设计电路如下图所示，其中位扫描应用减计数器。四、实验报告详细叙述8位加法器的设计流程；给出各层次的原理图及其对应的仿真波形图；给出加法器的时序分析情况；最后给出硬件测试流程和结果。