实验二简单组合电路的设计

1可编程逻辑设计——实验二报告学院：物理与信息工程学院专业：通信工程年级：2007级班级：二班学号：110700221姓名：林明明指导老师：杨秀芝2实验二简单组合电路的设计一、实验目的：熟悉QuartusIIVHDL文本设计流程全过程。学习简单组合电路的设计、多层次电路设计、仿真和硬件测试。二、实验原理VHDL硬件描述语言是一种可以从多个层次上对数字逻辑电路进行建模的国际标准(IEEE),本次实验是用VHDL设计一个简单的数字组合逻辑电路，并结合QuartusII环境和实验电路进行硬件测试。三、实验内容：1）根据实验一中一位全加器的电路原理图，改用VHDL语言文本输入方法，设计一位全加器，要求采用结构化的描述方法。设计完成后，利用QuartusII集成环境进行时序分析、仿真，记录仿真波形和时序分析数据。2）用VHDL语言设计一个四选一数据选择器电路。要求先设计一个二选一数据选择器mux21，然后利用元件例化语句设计四选一数据选择器mux41，同样请给出时序分析数据和仿真结果。3）硬件测试（选用器件EPF10K10Pin84）管脚锁定：1）一位全加器aPIO23(I/O19)30SW1bPIO24(I/O20)35SW2ciPIO25(I/O21)36SW3sPIO21(I/O16)27LED10coPIO19(I/O8)29LED122)四选一数据选择器a1PIO2330SW1a0PIO2435SW2d3PIO2738SW5d2PIO2839SW6d1PIO2947SW7d0PIO3042SW8yout29LED12四、思考题比较原理图输入法和文本输入法的优缺点。五、实验结果：31.一位全加器的VHDL描述：(1)一位半加器的VHDL描述libraryieee;useieee.std_logic_1164.all;entityh_adderisport(a,b:instd_logic;co,so:outstd_logic);endentityh_adder;architecturefh1ofh_adderisbeginso=not(axor(notb));co=aandb;endarchitecturefh1;(2)或门逻辑的VHDL描述libraryieee;useieee.std_logic_1164.all;entityor2aisport(a,b:instd_logic;c:outstd_logic);endentityor2a;architectureoneofor2aisbeginc=aorb;endarchitectureone;(3)一位二进制全加器顶层设计的VHDL描述libraryieee;useieee.std_logic_1164.all;entityf_adderisport(ain,bin,cin:instd_logic;cout,sum:outstd_logic);endentityf_adder;architecturefd1off_adderiscomponenth_adderport(a,b:instd_logic;co,so:outstd_logic);endcomponent;componentor2aport(a,b:instd_logic;c:outstd_logic);endcomponent;signald,e,f:std_logic;beginu1:h_adderportmap(a=ain,b=bin,co=d,so=e);4u2:h_adderportmap(a=e,b=cin,co=f,so=sum);u3:or2aportmap(a=d,b=f,c=cout);endarchitecturefd1;仿真波形：测试结果及分析：…20us～30us：0+1+0=0130us～40us:0+1+1=1040us～50us:1+0+0=01;50us～60us:1+0+1=10;60us～70us:1+1+0=10;70us～80us:1+1+1=11;…显然，ain+bin+cin=cout*2+sum，如此，电路的一位全加功能得以验证。2.四选一数据选择器的VHDL描述：(1)二选一数据选择器的VHDL描述libraryieee;useieee.std_logic_1164.all;entitymux21isport(a,b:instd_logic;s:instd_logic;y:outstd_logic);endentitymux21;architectureoneofmux21isbeginprocess(a,b,s)beginifs='0'theny=a;elsey=b;5endif;endprocess;endarchitectureone;(2)四选一数据选择器的VHDL描述libraryieee;useieee.std_logic_1164.all;entitymux41isport(ain,bin,cin,din,s0,s1:instd_logic;yout:outstd_logic);endentitymux41;architecturebhvofmux41iscomponentmux21isport(a,b:instd_logic;s:instd_logic;y:outstd_logic);endcomponent;signaltemp1,temp2:std_logic;beginu1:mux21portmap(a=ain,b=bin,s=s0,y=temp1);u2:mux21portmap(a=cin,b=din,s=s0,y=temp2);u3:mux21portmap(a=temp1,b=temp2,s=s1,y=yout);endarchitecturebhv;仿真波形：…200us～202.5us：s1=1,s0=0,yout=cin=0;202.5us～210us：s1=1,s0=1,yout=din=1;210us～217.5us：s1=0,s0=0,yout=ain=0;217.5us～255us:s1=0,s1=1,yout=bin=0;…6测试结果及分析：经过仔细分析数据，得知a.当选通信号s1，s0分别为0，0时，yout输出信号ain;b.当选通信号s1，s0分别为0，1时，yout输出信号bin;c.当选通信号s1，s0分别为1，0时，yout输出信号din;d.当选通信号s1，s0分别为1，1时，yout输出信号din.符合四选一电路的设计要求。【问题回答】：比较原理图输入法和文本输入法的优缺点。答：原理图输入法较文本输入法而言功能更强大、更直观简便、操作灵活，但是该设计方法没有标准化，无法实现自顶而下的设计。文本输入法克服了原理图输入法的弊端，不过需要掌握VHDL语言，设计过程复杂且抽象。