实验八利用有限状态机进行时序逻辑的设计

电子信息工程学系实验报告课程名称：EDA技术与实验实验项目名称：利用有限状态机进行时序逻辑的设计时间：2012.12班级：通信姓名：学号：010705实验目的:1、掌握利用有限状体机实现一般逻辑分析的方法。2、进掌握用Verilog编写可用的有限状态机的标准模块。实验内容:1.学习VerilogHDL设计课件。2.用状态机设计一个二进制序列检测器，其功能是检测一个4位二进制序列“1111”，即输入序列中如果有四个或四个以上连续的“1”出现，输出为1，，其他情况下，输出为0。实验步骤：1.在教师的指导下，学习VerilogHDL课件。2.由教师演示max+plusⅡ课件的文本设计流程。3.参考课件实例，动手操作软件，按照流程做完从新建文件，编译，仿真，分配引脚等软件操作部分的全过程。4.参考上述实例，完成实验内容2.实验过程：一、“1111”序列检测器1、新建文本：选择菜单File下的New，在框中选中“TextEditorfile”，按“OK”按钮，即选中了文本编辑方式。2、在文本编辑窗口，输入Verilog语言，代码如下：成绩：指导教师（签名）：3、将文件命名为“fsm_seq”保存v文件。4、打开编译器窗口：在MAX—plusⅡ菜单内选择Compiler项，即出现编译器窗口。选择Start即可开始编译，MAX+PLUSII编译器将检查项目是否有错。5、建立波形编辑文件：在MAX—plusⅡ菜单内选择WaveformEditorFile项。6、仿真节点插入：选择菜单Node下的EnterNodesfromSNF选项。按右上侧的“List”按钮，左边的列表框将立即列出所有可以选择的信号结点，然后按中间的“=”按钮，将左边列表框的结点全部选中到右边的列表框。单击“OK”，选中的信号将出现在波形编辑器中。7、输入波形设置，保存波形文件，文本仿真：单击菜单File下的Save选项，在弹出的窗口中将波形文件存在以上的同一目录中，文件取名为fsm_seq.scf。单击MAX—plusⅡ菜单内选择Simulator选项，单击Start，接着打开OpenSCF（界面如下图），即完成文本的波形仿真。实验结果及分析：“1111”序列检测器的仿真结果，如下图所示：实验心得：通过本次实验对有限状体机实现一般逻辑分析的方法有了更加深入的理解，并进掌握用Verilog编写可用的有限状态机的标准模块。