基于罗氏线圈的宽量程标互的设计

1基于FPGA的合并单元关键技术的实现牟涛樊占峰赵应兵郝威（许继电气技术中心，河南许昌461000）摘要：本文介绍了FPGA在合并单元功能实现中，高实时性，高精度，高可靠性的应用，重点介绍了FPGA实现合并单元高可靠性和高均匀性点对点SV报文收发的方法，以及通过FPGA实现合并单元同步及守时功能的原理及方法。在点对点SV报文收发过程中，FPGA控制DM9000，将接收到的SV报文在FIFO中缓存，并通过内部定时器对接收的报文打时标，在SV报文接收的间隙，配合CPU采用精确的算法控制SV报文的发送时间，保证其离散性控制在100ns以内。在对时状态下，通过FPGA解析B码和和1588等对时信息，精确控制合并单元的时间同步，采用跟随算法记录秒脉冲时间。在丢失外部同步信号时，FPGA同步模块无缝切换到守时状态，并能在长时间内保证合并单元的时间同步。关键词：合并单元FPGAIEC61850时间同步点对点SVTheRealizationoftheCriticalTechnologiesMergingUnitBasedonFPGAMutao,FANzhan-fengZHAOying-bing,Haowei（XJElectricTechnologyCenter，Xuchang461000China）Abstract:ThispaperintroducestheFPGAinmergingunitfunctionimplementation,highreal-timeperformance,highprecision,highreliabilityoftheapplication.Mainlyintroducesthepoint-to-pointSVmessagesendingandreceivingmethodofhighreliabilityandhighuniformitybytheFPGA..Themethodandtheprincipleofmergingunitsynchronizationfunction.Intheprocessofpoint-to-pointSVsendingandreceiving,receivethemessageofSVinFIFO,Andmakethescaleofthereceivingmessagethroughtheinternaltimer.ControlSVpacketdeliverytimeusingthealgorithmofprecise,cooperatewiththeCPU,Thetimeerrorisnotmorethan100ns.Insynchronism,parsingBcodeand1588informationthroughtheFPGA,accuratelycontrolthemergingunitoftime.Andusingthefollowingalgorithm,recordthesecondpulsetime.Whenlosttheexternalsynchronizationsignal,switchtokeepingtimemodelquickly,Cankeepmergingunitsynchronizationinalongtime.Keywords:mergingunit;FPGA;IEC61850;timesynchronization;PTPSV0引言互感器是变电站建设中重要的设备之一。电子式互感器利用电子技术和光学及光电通信技术来实现电力系统电流监测，它具有无铁芯、无磁饱和、动态响应范围大等优点，近年来得到了越来越多的关注。作为电力保护领域做重要的一环，电子式互感器是智能变电站的重要标志，是保护装置数据采集的重要来源，是整个智能变电站的眼睛和耳朵，因此提高电子式互感器采集的精度，是我们要研究的重要问题。标互，即标准互感器的简称，主要用来在互感器的误差试验中用作校验标准。现有的标互主要针对传统互感器设计，在测量精度，校正的量程上，已经不能跟上电子式互感器的需求。采用罗氏线圈结合高精度的采集器来设计新型标互，充分利用罗氏线圈动态响应范围大，测量精度高的特点，结合最新的电子技术设计的采集器，能够很好的满足标互的高精度，高测量范围的要求。1点对点SV报文收发的FPGA实现本发明主要是提出了一种基于罗氏线圈的宽量程标互的设计方法，可广泛应用于电子式电流互感器的精度测量，误差校正。标互在5A-5000A全量程内都能达到0.05级。采用额定电流为600A和2500A两个高2精度罗氏线圈，通过一次侧的旋转开关切换到不同的接线端，来调整罗氏线圈的缠绕匝数，实现18个不同的采样档位的切换。同时配合高精度的采集单元，实现一次电流从5A-5000A宽量程测量，采集单元采用可变增益放大器将小信号放大，大大提高了小信号采样精度。同时配合上位机软件，将事先校正好的不同档位的配置文件保存在采集单元的FLASH中，完成不同档位的精度校正工作。整个标互具有精度高，宽量程，低成本，结构简单等特点。在5A-5000A量程之间设置了18个档位，具体档位见表1。针对一次电流5A-5000A的不同量程，罗氏线圈感应电势不同。200A-5000A，一次导线只需穿心一匝。100A及以下由于感应出的电流比较小，因此为了提高测量的精度需要在罗氏线圈上多匝缠绕。表列出了各个档位对应在罗氏线圈的缠绕匝数及罗氏线圈感应出的小信号的大小。罗氏线圈标互的一次侧的接线图如下，为保证能够测量5A-100A小电流，罗氏线圈上需预先绕好相应匝数一次导线，如图1所示，部件整体内置于标互壳体内，外置一次导线A和B接线端子及档位旋转开关。我们通过档位旋转开关切换到不同的接线端子，来实现不同档位不同的绕线匝数。序号线圈线圈对应测量一次电流档位（A）一次导线缠绕匝数输出模拟电压（额定设为2V）1600A线圈5缠绕120匝2V20缠绕30匝2V50缠绕4匝0.66666V100缠绕2匝0.66666V200缠绕1匝0.66666V3001V4001.333333V5001.66667V6002V8002.66666V10003.33333V12004V22500A线圈1500缠绕1匝1.2V20001.6V25002V30002.4V40003.2V50004V3表1标互一次侧输出的小信号通过双层屏蔽电缆接到采集单元，完成数据采集。如图2所示，两路小信号分别对应600A和2500A两个罗氏线圈的输出，为了提高采样精度，减少AD转换的量化误差，需要采用可编程增益放大器（PGA）对小信号进行分级放大。可增益放大器（PGA）分为×1，×2，×8三个档位，小信号经过AD转换后通过总线送给FPGA，FPGA根据采样到的数据的数值大小和设定的阈值进行比较，进行档位的切换。值越小放大倍数越大，随着值变大，放大倍数变小。通过控制可增益放大器的放大倍数，达到提高信噪比，减小量化误差的目的。采集单元上的FLASH存贮了各个档位的配置信息。我们事先通过校正，将各个档位的幅值，零漂，相位调整到精度范围以内，然后将这些影响精度的配置文件保存在FLASH里面。总共18个档位，也就是18个配置文件分别保存在FLASH中。如图3所示，是标互的上位机调试工具，同过本工具，可以调整标互各个档位的幅值，零漂和相位等参数。同时也可以通过本工具配置采集单元采样点数，分80,160,256点几个选项，可以根据具体需求来设置。标互在实际使用中当需要某个量程的时候，先将一次侧切换到相应档位，然后通过上位机工具的下拉框选择相应的档位，控制采集单元读取相应档位的配置文件信息。同时采集单元根据量程，自动选择输出600A线圈的数据还是2500A线圈的数据。采集单元除了完成数模转换，精度控制等作用外，还要完成采样数据上送的作用。说明书附图图1罗氏线圈1X8X2AD7606PGAX1FPGADC/DC5V+15V-15VA/DC220VX8X2PGAX1罗氏线圈2增益控制存储器增益控制数字量上送调试接口4图2点对点SV的实现逻辑Figure2TheLogicalImplementofPTPSVSV发送需等待时间为Tw=Ts-Tn，定义DM9000C发送完一帧报文所需的时间为TF，如果TwTF，则进入“发送等待”状态，等待Tw变为0后，将DM9000C的发送使能寄存器置为有效，完成一帧数据的发送，然后将READY信号清0。如果Tw足够长且TwTF，则逻辑跳转到“查询DM9000C接收缓冲”状态，在等待的时间间隙去查询DM9000C的接收缓冲是否有数据，如果有数据，则状态机跳转进入“接收SV写入接收FIFO”状态。DM9000C每收到一帧数据，DM9000C的INT信号就会产生一个接收中断信号，FPGA的收发逻辑要根据内部定时器的时间，在INT信号的下降沿给本帧数据打上时间戳，然后将时间戳和SV报文一起封装，写入接收FIFO，等待CPU定时读取。完成一帧数据的接收后，通过判断READY为1还是0，确认下一个状态是“查询发送FIFO”，还是“DM9000C发送使能”。通过FPGA内部构建精度达到10ns的定时器，实现了CPU和FPGA的时间同步功能，利用CPU较强的运算能力来打包SV报文，通过FPGA高实时性的特点来精确控制SV报文的发送时间，并通过FPGA的高精度定时器将接收报文打时戳。理论上报文的时间误差不会超过20ns，考虑到CPU计算误差等因素，整个系统的报文收发均匀性不会超过100ns。2合并单元时间同步的FPGA实现合并单元作为智能变电站过程层的重要组成部分，肩负着电压互感器和电流互感器采样同步，合并上送的重要任务，因此时钟同步的稳定性和可靠性提出了更高的要求，不但要求在外部同步状态时具有较高的稳定性和精度，而且在外部同步信号丢失后，需无缝切换到守时状态，并在相当长的一段时间内保持较高的守时精度。其中国家电网的《智能变电站技术导则》中规定合并单元的采样同步误差不大于1μs,在同步消失后的10min内，能满足4μs的守时精度[7]。2.1时间同步原理及FPGA实现CPUFPGAPHY芯片DP83640电脉冲光脉冲PTP(1588)PPSE/OE/OE/O恒温晶振E/OB码1(秒脉冲)B码2(秒脉冲)时间信息PPSMAC图3合并单元同步原理Figure3ThesynchronizationofMergingunit合并单元的时间同步机制如图所3示，FPGA主要用来接收外部同步信号,包括B码和1588等报文信息，并将其解析为PPS(秒脉冲)和时间信息。同时，FPGA将恒温晶振的高精度时钟进行分频，来实现守时功能。FPGA通过内部状态机跳转，实现PPS，B码，1588对时等对时方式的切换，以及由对时到守时到自产脉冲等状态的逻辑切换功能。CPU接收FPGA解析的时间信息和秒脉冲的时间戳，并通过CPU的内部MAC与PHY芯片DP83640实现1588协议。装置使用恒温晶振作为外部晶振，恒温晶振的典型阿伦方差值一般都在910数量级，有很高的频率稳定度，并且工作频率在内部温度上升到一定范围内，几乎是稳定不变的，保证了整个系统的守时和对时精度。装置上电后检测外部同步信号，如果有外部同步信号则进入同步状态，外部同步光口1和光口2互为冗余，保证了系统的可靠性。外部同步方式可以通过配置选择是B码，秒脉冲或者1588同步方式。装置上电同步状态守时跟随B码同步秒脉冲同步任意同步信号1588同步恒温晶振稳定状态自产脉冲光口2有同步信号1588同步光口1有同步信号5分钟同步信号丢失无同步信号守时状态256S同步有效同步有效同步丢失&256S同步有效图4同步状态切换Figure4TheStatusSwitchingFPGA同步逻辑状态切换如图4所示，合并单元上电后如果没有检测到外部同步5信号则自动进入自产脉冲状态，此时通过FPGA分频产生秒脉冲。由于恒温晶振的局限性，在上电的一段时间内，恒温晶振的输出是不稳定的，因此FPGA程序必须等待5分钟的时间，同时在外部有同步信号的情况下，才能进