基于FPGA的16位RISC_CPU设计

天之蓝电子工作室基于FPGA的16位RISC_CPU设计一．课题的来由和设计环境介绍通过学习夏宇闻教授的《Verilog数字系统设计教程》的学习，想自己动脑筋设计一个比较简单的CPU，一方面熟悉了解基于FPGA开发的一些基本流程，另一方面能够进一步加深自己计算机基础理论的学习，并在此基础上以后能够进行更高层次的设计。本文中的CPU是通过AlteraQuartusII9.0，Modelsim6.4环境下用Verilog语言进行仿真。这个16位的CPU是在《Verilog数字系统设计教程》中的CPU模型通过修改得到的。本文所有的程序代码和测试文件详见：=329431&uk=2467758158。二．RISC_CPU结构RISC_CPU是一个复杂的数字逻辑电路，但是其基本部件的逻辑并不复杂，可以将其分成8个基本部件来考虑：时钟发生器，指令寄存器，累加器，算术逻辑运算单元，数据控制器，状态控制器，程序计数器，地址多路器。各部件的连接关系见图1。其中时钟发生器利用外来时钟信号进行分频生成一系列时钟信号，送往其它部件用作时钟信号。各部件之间的相互操作关系则由状态控制器来控制。图1RISC_CPU中各部件的相互连接关系1.时钟发生器时钟发生器CLKSOURCE利用外来时钟信号clk生成一系列时钟信号alu_clk,fetch,并送往cpu的其它部件。其中，fetch是控制信号，clk的6分频信号。当fetch高电平时，使clk能触发cpu控制器开始执行一条指令；同时fetch信号还将控制地址多路器输出指令地址和数据地址。clk信号还用作指令寄存器，累加器，状态控制器的时钟信号。图2为时钟发生器原理图。时钟发生器的波形如图3所示。图2时钟发生器clkrstalu_enafetchclkload_irrstdata[7..0]opc_iraddr[15..0]clkload_accrstdata[7..0]accum_out[7..0]alu_clkdata[7..0]accum[7..0]opcode[3..0]zeroalu_out[7..0]clkfetchrstenaclkenazeroopcode[3..0]datactl_enahaltinc_pcload_accload_irload_pcrdwrdata_enain[7..0]data[7..0]fetchir_addr[11..0]pc_addr[11..0]addr[11..0]clkloadrstir_addr[11..0]pc_addr[11..0]CLKSOURCE:m_CLKSOURCEaccum:m_accumadr:m_adrclkresethaltrdwrfetchaddr[11..0]opcode[3..0]ir_addr[11..0]pc_addr[11..0]data[7..0]counter:m_countermachine:m_machinealu:m_alumachinectl:m_machinectlirregister:m_irregisterdatactl:m_datactl天之蓝电子工作室图3时钟发生器波形2.指令寄存器指令寄存器是用于寄存指令的寄存器，如图4所示。图4指令寄存器结构指令寄存器的触发信号时clk，在clk的正沿触发下，寄存器将数据总线送来的指令存入16位的寄存器中，但并不是每个clk的上升沿都寄存数据总线的数据，因为数据总线上有时传输指令，有时传输数据。什么时候寄存，什么时候不寄存由CPU状态控制器的load_ir信号控制。load_ir信号通过load_ir口输入到指令寄存器，复位后，指令寄存器被清为零。每条指令为16位。高4位是操作码，低12位是地址（cpu的地址总线为12位，寻址空间为4K字节）。本设计的数据总线为16位，所以取指令只要一次就可以了。3.累加器累加器用于存放当前的结果，它也是双目运算中的一个数据来源（如图5）。复位后，累加器的值是零。当累加器通过load_acc信号时，在clk时钟跳变沿时就受到来自于数据总线的数据。天之蓝电子工作室图5累加器结构4.算术运算器算术逻辑运算单元如图6所示，它根据输入的16种不同的操作码分别进行加减乘，与或非等基本操作运算，利用这几种基本运算可以实现很多种其它运算以及逻辑判断等操作。图6算术运算器结构5.数据控制器数据控制器如图7所示，其作用是控制累加器的数据输出，由于数据总线是各种操作时传送数据的公共通道，不同情况下传送不同的内容。有时要传输指令，有时要传送RAM区或接口的数据。累加器的数据只有在需要往RAM区域或端口写时才允许输出，否则应呈现高阻态，以允许其它部件使用数据总线。所以任何部件往总线上输出数据时，都需要一控制信号。而此控制信号的启停则由cpu状态控制器输出各信号控制决定。数据控制器何时输出累加器的数据则由状态控制器输出的控制信号data_ena决定。天之蓝电子工作室图7数据控制器结构6.地址多路器地址多路器如图8所示，它用于选择输出的地址是PC地址还是数据/端口地址。每个指令周期的前3个时钟周期用于从ROM中读取指令，输出的应是PC地址，后3个时钟周期用于RAM或端口的读写，该地址有指令给出。地址的选择输出信号由时钟信号的6分频fetch提供。图8地址多路器结构7.程序计数器程序计数器如图9所示。它用于提供指令地址，以便读取指令。指令按地址顺序存放在存储器中。有两种途径可形成指令地址；其一是顺序执行的情况，其二是遇到要改变顺序执行程序的情况，例如执行JMP指令后，需要形成新的地址。下面就来详细说明PC地址是如何建立的。天之蓝电子工作室图9程序计数器结构复位后，指令指针为零，即每次CPU重新启动将从ROM的零地址开始读取指令并执行，每条指令执行完，指向下一个指令。如果正在执行的指令是跳转语句，这时CPU状态控制器将会输出load_pc信号，通过load口进入程序计数器，程序计数器（pc_addr）将装入目标地址（ir_addr0）。8.状态控制器状态控制器如图10所示。图10状态控制器状态机控制器接收复位信号rst，当rst有效时，通过信号ena使其为零，输入到状态机中，以停止状态机的工作。状态机是cpu的控制核心，用于产生一系列的控制信号，启动或停止某些部件。cpu何时进行指令来读写I/O端口及RAM区等操作，都是由状态机来控制的。状态机的当前状态，由变量state记录，state的值就是当前这个指令周期中已过的时钟数。天之蓝电子工作室指令周期是有6个时钟周期组成，每个时钟周期都要完成固定的操作，即（1）第0个时钟，cpu状态控制器的输出rd，data_ctl和load_ir为高电平,inc_pc从0变为1故pc加1，ROM送来的指令代码寄存在指令寄存器中。（2）第1个时钟空操作（3）第2个时钟。若操作符为HLT，则输出信号HLT为高。如果操作符不为HLT，除了PC增1外，其他各控制线输出为零。（4）第3个时钟，若操作符为AND，ADD，XOR，LDA，NOT，MUL，SUB，OR，RL，RR，POP，PUSH，读取相应地址的数据；若为STO，输出累加器数据。（5）第4个时钟，若操作符为AND，ADD等算术运算，算术运算器就进行相应的运算；若操作符为LDA，就把数据通过算术运算符送给累加器；若为SKZ，先判断累加器的值是否为0，如果为0，PC加1，否则保持原值；若为JMP，锁存目标地址；若为STO，将数据写入地址处。（6）第5个时钟空操作三．RISC_CPU操作和时序一个微机系统为了完成自身的功能，需要CPU执行许多操作。以下是RISC的主操作：（1）系统的复位和启动操作（2）总线读操作（3）总线写操作下面详细介绍每个操作，即系统的复位与启动，总线的读写等操作。1.系统的复位和启动操作RISC的复位和启动操作是通过reset引脚的信号触发执行。当rst信号一进入高电平，RISCC_CPU就会结束先行操作，并且只要reset停留在高电平状态，cpu就维持在复位状态。在复位状态，cpu各个内部寄存器都被设有初值，全部为零。数据总线为高阻态，地址总线为000H，所有控制信号均为无效状态，reset回到低电平后，接着到来的第一个fetch上升沿奖启动RISC_CPU开始工作，从ROM的000处开始读取指令并执行相应操作，波形见图11，虚线标志处为RISC_CPU启动工作的时刻。天之蓝电子工作室图11RISC_CPU的复位和启动操作波形2.总线的读操作每个指令周期的前0~2个时钟周期用于读指令；第2.5个周期处，存储器或端口地址就输入到地址总线上；第3~5个时钟周期，都信号rd有效，数据送到数据总线上，以便累加器锁存，或参与算术，逻辑运算。图12为CPU从存储器或端口读取数据的时序。图12RISC_CPU从存储器或端口读取数据的时序3.总线写操作每个指令周期的第2.5个时钟周期处，写的地址就建立了；第3个时钟周期输出数据；第4个时钟周期输出写信号；至第5个时钟结束，数据无效。图13为CPU对存储器或端口写数据的时序。图13RISC_CPU四．RISC_CPU寻址方式和指令系统RISC_CPU的指令格式一律为：高4位为指令，第12位为地址，它的指令系统由16条指令组成。（1）HLT：停机操作。该操作将会空一个指令周期，即6个时钟周期（2）SKZ：为跳过下一条语句，该操作为先判断当前alu中的结果是否为零，若是零就跳过下一条语句，否则继续执行。天之蓝电子工作室（3）ADD相加：该操作将累加器中的值与地址所指的存储器或端口的数据相加，结果仍返回累加器中。（4）SUB相减：该操作将累加器中的值与地址所指的存储器或端口的数据相减，结果仍返回累加器中。（5）MUL相乘：该操作将累加器中的值与地址所指的存储器或端口的数据相乘，结果仍返回累加器中。（6）OR或：该操作将累加器中的值与地址所指的存储器或端口的数据相或，结果仍返回累加器中。（7）AND与：该操作将累加器中的值与地址所指的存储器或端口的数据相与，结果仍返回累加器中。（8）XOR异或：该操作将累加器中的值与地址所指的存储器或端口的数据相异或，结果仍返回累加器中。（9）NOT非：该操作将地址所指的存储器或端口的数据相加，结果仍返回累加器中。（10）STO写数据：该操作将累加器的数据放入指令中给出的地址。（11）LDA读数据：该操作将累加器的数据放入累加器。（12）RL左移：该操作将地址所指的存储器或端口的数据向左移动一位，结果仍返回累加器中。（13）RR右移：该操作将地址所指的存储器或端口的数据向右移动一位，结果仍返回累加器中。（14）JMP无条件跳转：该操作将跳转至指令给出的目标地址，继续运行。（15）POP出栈：该操作是将累加器中的数据放入堆栈寄存器中。（16）PUSH进栈：该操作是将堆栈寄存器中的数据放入到累加器中。RISC_CPU是16位微处理器，一律采用直接寻址方式，即数据总是放在存储器中，寻址单元的地址由指令直接给出。这是最简单的寻址方式。五．RISC_CPU模块的调试1.RISC_CPU模块的前仿真为了对所设计的RISC_CPU模块进行验证，需要把RISC_CPU包装在一个模式下，这样其内部连线就隐藏起来，从系统的角度看显得简洁，见图14.还需要建立一些必要的外部模型，例如储存程序用的ROM模型，存储数据用的RAM模型和地址译码器等。这些模型都可以用VerilogHDL描述。由于不需要天之蓝电子工作室图14RISC_CPU及其外围电路综合成具体的电路，只要保证功能和接口信号正确就能用于仿真。也就是说，用虚拟器件来代替真实的器件对所设计的RISC_CPU模块进行验证，检查各条指令是否执行正确，与外围电路的数据交换是否正常。这种模型是很容易编写的，可在下面的仿真中来代替真实的器件，用于验证RISC_CPU模块是否能正确的运行装入ROM和RAM的程序。在RISC_CPU的电路图上加上这些外围电路把有关的电路接通，如图14所示，