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电子与信息工程系——Verilog数字系统设计—第1页实验五循环计数器一、实验目的1、熟悉Quartus和Modelsim软件2、学习分配管脚和下载测试3、乘法运算显示电路设计验证二、循环计数器的源代码modulexunhuan(clk,hex0,hex1);inputclk;output[7:0]hex0,hex1;reg[7:0]hex0,hex1;reg[4:0]count;reg[25:0]fenpin;regclk_fp;always@(posedgeclk)beginif(fenpin26'd50000000)fenpin=fenpin+1'b1;elsefenpin=26'd0;endalways@(posedgeclk)beginif(fenpin=26'd24999999)clk_fp=1'b1;elseclk_fp=1'b0;endalways@(posedgeclk_fp)beginif(count5'd0)count=count-1'd1;elsecount=5'd29;case(count)实验名称专业、年级学号姓名循环计数器以下内容由实验指导教师填写(实验内容请以批注的形式批阅)实验项目完成情况实验项目成绩指导教师时间年月日电子与信息工程系——Verilog数字系统设计—第2页5'd29:beginhex0=8'h90;hex1=8'ha4;end5'd28:beginhex0=8'h80;hex1=8'ha4;end5'd27:beginhex0=8'hf8;hex1=8'ha4;end5'd26:beginhex0=8'h82;hex1=8'ha4;end5'd25:beginhex0=8'h92;hex1=8'ha4;end5'd24:beginhex0=8'h99;hex1=8'ha4;end5'd23:beginhex0=8'hb0;hex1=8'ha4;end5'd22:beginhex0=8'ha4;hex1=8'ha4;end5'd21:beginhex0=8'hf9;hex1=8'ha4;end5'd20:beginhex0=8'hc0;hex1=8'ha4;end5'd19:beginhex0=8'h90;hex1=8'hf9;end5'd18:beginhex0=8'h80;hex1=8'hf9;end5'd17:beginhex0=8'hf8;hex1=8'hf9;end5'd16:beginhex0=8'h82;hex1=8'hf9;end5'd15:beginhex0=8'h92;hex1=8'hf9;end5'd14:beginhex0=8'h99;hex1=8'hf9;end5'd13:beginhex0=8'hb0;hex1=8'hf9;end5'd12:beginhex0=8'ha4;hex1=8'hf9;end5'd11:beginhex0=8'hf9;hex1=8'hf9;end5'd10:beginhex0=8'hc0;hex1=8'hf9;end5'd9:beginhex0=8'h90;hex1=8'hc0;end5'd8:beginhex0=8'h80;hex1=8'hc0;end5'd7:beginhex0=8'hf8;hex1=8'hc0;end5'd6:beginhex0=8'h82;hex1=8'hc0;end5'd5:beginhex0=8'h92;hex1=8'hc0;end5'd4:beginhex0=8'h99;hex1=8'hc0;end5'd3:beginhex0=8'hb0;hex1=8'hc0;end5'd2:beginhex0=8'ha4;hex1=8'hc0;end5'd1:beginhex0=8'hf9;hex1=8'hc0;end5'd0:beginhex0=8'hc0;hex1=8'hc0;endendcaseendEndmodule电子与信息工程系——Verilog数字系统设计—第3页三:Transcript显示结果:Loadingwork.xuanhuan_vlg_tst#Loadingwork.xuanhuan#**Warning:(vsim-3009)[TSCALE]-Module'xuanhuan'doesnothavea`timescaledirectiveineffect,butpreviousmodulesdo.#Region:/xuanhuan_vlg_tst/i1##addwave*#viewstructure#.main_pane.structure.interior.cs.body.struct#viewsignals#.main_pane.objects.interior.cs.body#run-all#0xxxxxxxxxxxxxxxx#201001000010100100#401000000010100100#601111100010100100#801000001010100100四:测试波形如下图所示:
本文标题:基于verilog的循环计数器
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