可编程器件EDA技术与实践试卷答案1

201华北航天工业学院试题课程名称：可编程器件EDA技术与实践试卷种类：期末考试（A）卷，共5页班级：姓名：学号：成绩：———————————————————————————————一二三四五一.填空（25分）1．20世纪90年代以后，主要出现了高级语言描述、系统仿真和综合技术为特征的第三代EDA技术，不仅极大地提高了系统的设计效率，而且使设计者摆脱了大量的辅助性的工作，将精力集中于创造性的方案与概念的构思上。2．反熔丝编程技术也称熔通编程技术，这类器件是用逆熔丝作为开关元件。3．EAB具有快速可预测的性能，并且是全部可编程的，它还具有全部更改内容或根据需要定制的能力。4．图形文件的扩展名是GDF，仿真通道文件的扩展名是SCF，波形文件的扩展名是WDF。5．指出下面图形中节点的类型.ctrl输入clk输入state隐含Q[3..0]输出6．程序解释：LIBRARYieee;定义库USEieee.std_logic_1164.ALL;定义程序包USEieee.std_logic_arith.ALL;USEieee.std_logic_unsigned.ALL;ENTITYram_8IS定义一个名为ram_8的实体PORT端口表A:INstd_logic;din:INstd_logic_vector(7DOWNTO0);8位输入端口202dout:OUTstd_logic_vector(7DOWNTO0);adr_8:INOUTstd_logic_vector(7DOWNTO0));8位双向端口ENDram_8;7．填出标注框中的内容LIBRARYieee;8．摩尔状态机中，其输出只是当前状态值的函数，并且仅在时钟边沿到来时才发生变化。二、名词解释15分（每题3分）1．CPLD答：CPLD是复杂的可编程逻辑器件的缩写。2．在系统编程答：在系统可编程特性（InSystemProgrammability，ISP）是指不需要使用编程器，只需要通过计算机接口和编程电缆，直接在用户自己设计的目标系统中或线路板上，为重新构造设计逻辑而对器件进行编程或反复编程的能力。3．ESB答：嵌入式系统块，用于实现存储功能。4．快速通道互连答：，这些快速布线通道是一系列的横纵交错的贯穿整个器件的连线。即使在非常复杂的设计中，全局布线结构也可以提供可预计的设计性能。5．建立时间答：是指在触发器的时钟信号上升沿到来以前，数据稳定不变的时间。三、简答题20分（每题5分）1．在可编程逻辑电路设计中竞争和冒险是怎样产生的，如何避免。答：当某一时刻同时有一个以上的信号发生变化时容易产生毛刺；组合逻辑电路是会产生竞争冒险的。USEieee.std_logic_1164.all;ENTITYif_caseISPORT(a,b,c,d:INStd_Logic;sel:INStd_Logic_Vector(1downto0);y,z:OUTStd_Logic);ENDif_case;ARCHITECTURElogicOFif_caseISBEGINif_label:PROCESS(a,b,c,d,sel)BEGINIFsel=00THENy=a;ELSIFsel=01THENy=b;ELSIFsel=10THENy=c;ELSEy=d;ENDIF;ENDPROCESSif_label;进程语句敏感信号表203避免方法：（1）增加延时时间短的引脚的传输路径使引脚间的传输时间相同即信号同时发生变化。（2）增加同步电路2．简述元件例化语句的作用，组成及格式。答：把已经设计好的设计实体称为一个元件或一个模块，它可以被高层次的设计引用。引用时就会用到元件声明和元件例化语句。二者缺一不可。1）元件声明COMPONENT元件实体名PORT（元件端口信息）；ENDCOMPONENT；2）元件例化例化名：元件名PORTMAP（端口列表）3．简述MAX+PLUSⅡ的设计流程。答：MAX+PLUSⅡ的设计过程包括设计项目的建立与设计的输入、设计编译、设计校验（仿真和定时分析）、器件编程四个步骤。设计输入：可以采用原理图输入、HDL语言描述、及波形输入等几种方式。设计编译：先根据设计要求设定编译参数和编译策略，如器件的选择、逻辑综合方式的选择等。然后根据设定的参数和策略对设计项目进行网表提取、逻辑综合和器件适配，并产生报告文件、延时信息文件及编程文件，供分析仿真和编程使用。设计校验（项目仿真）：包括功能仿真、时序仿真和定时分析，可以利用软件的仿真功能来验证设计项目的逻辑功能是否正确。器件编程与验证：用经过仿真确认后的编程文件通过编程器（Programmer）将设计下载到实际芯片中，最后测试芯片在系统中的实际运行性能。在设计过程中，如果出现错误，则需重新回到设计输入阶段，改正错误或调整电路后重复上述过程。4．述VHDL的程序结构答：1）USE定义区2）PACKAGE定义区3）ENTITY定义区4）ARCHITECTURE定义区5）CONFIGURATION定义区四、叙述题20分（每题10分）1．什么是边界扫描测试技术?它解决什么问题?答：边界扫描测试技术（BoundaryScanTesting，BST），主要用于解决可编程逻辑器件芯片的测试问题。这种测试可在器件正常工作时捕获功能数据。器件的边界扫描单元能够迫使逻辑追踪引脚信号，或是从引脚或器件核心逻辑信号中捕获数据。强行加入的测试数204据串行地移入边界扫描单元，捕获的数据串行移出并在器件外部同预期的结果进行比较。标准的边界扫描测试只需要五根信号线，即TDI（测试数据输入）、TDO（测试数据输出）、、TRST（测试复位输入）TMS（测试模式选择）和TCK（测试时钟输入），TRST能够对电路板上所有支持边界扫描的芯片内部逻辑和边界管脚进行测试。应用边界扫描技术能够增强芯片、电路板甚至系统的可测试性。2．设计时怎样选择CPLD和FPGA芯片？答：从以下几个方面进行选择：1．逻辑单元CPLD中的逻辑单元是大单元，通常其变量数约20～28个。FPGA逻辑单元是小单元，其输入变量数通常只有几个，2．内部互连资源与连线结构FPGA单元小、互连关系复杂，所以使用的互连方式较多。CPLD不采用分段互连方式，它使用的是集总总线。3．编程工艺CPLD属于只读（ROM）型编程，可以反复编程，但它们一经编程，片内逻辑就被固定，如果数据改变就要进行重新擦写。FPGA芯片采用RAM型编程，功耗低，但掉电后信息不能保存，必须与存储器联用。每次上电时须先对芯片配置，然后方可使用。4．规模逻辑电路在中小规模范围内，选用CPLD价格较便宜，能直接用于系统。对于大规模的逻辑设计,则多采用FPGA.5．FPGA和CPLD封装形式的选择FPGA和CPLD器件的封装形式很多。同一型号的器件可以多种不同的封装。五、编程题20分（每题10分）1．用VHDL语言编写2位带进位的加法器（原理图如下）libraryieee;useieee.std_logic_1164.all;ENTITYadder_2isport(a1,a0,b1,b0,ci:instd_logic;s1,s2,co:outstd_logic);endadder_2;architectureoneofadder_2iscomponentadder_1port(x,y,cin:instd_logic;cout,sum:outstd_logic);endcomponent;signaltemp:std_logic;beginu1:adder_1portmap(a1,a0,ci,temp,s1);u2:adder_1portmap(b1,b0,temp,co,s2);endone;2052．用CASE语句编写2-4译码器LIBRARYieee;USEieee.std_logic_1164.ALL;ENTITYdecoder2_4ISPORT(A1,A0,G1,G2A,G2B:INSTD_LOGIC;Y:OUTSTD_LOGIC_VECTOR(3DOWNTO0));ENDdecoder2_4;ARCHITECTUREfunOFdecoder2_4ISSIGNALindata:STD_LOGIC_VECTOR(1DOWNTO0);BEGINindata=C&B&A;encoder:PROCESS(indata,G1,G2A,G2B)BEGINIF(G1='1'ANDG2A='0'ANDG2B='0')THENCASEindataISWHEN00=Y=1110;WHEN01=Y=1101;WHEN10=Y=1011;WHEN11=Y=0111;WHENOTHERS=Y=XXXX;ENDCASE;ELSEY=1111;ENDIF;ENDPROCESSencoder;ENDfun;