DDR3-硬件设计和-Layout-设计【中为电子科技工作室.】

爱手册爱翻译中为电子科技1/13DDR3硬件设计和Layout设计译自飞思卡尔官方文档HardwareandLayoutDesignConsiderationsforDDR3SDRAMMemoryInterfacesDocumentrevisionhistoryDateRevisionChanges2015-03-291.0第一次撰稿爱手册爱翻译中为电子科技2/13目录1设计检查表.................................................................................................................................32终端匹配电阻功耗计算.............................................................................................................83VREF............................................................................................................................................84VTT电压轨.................................................................................................................................85DDR布线....................................................................................................................................95.1数据线—MDQ[0:63],MDQS[0:8],MDM[0:8],MECC[0:7]..........................................95.2Layout建议..................................................................................................................106仿真..........................................................................................................................................127扩展阅读...................................................................................................................................138历史版本...................................................................................................................................139声明..........................................................................................................................................13爱手册爱翻译中为电子科技3/13这是一篇关于DDR3SDRAMIPcore的设计向导，出自飞思卡尔，为了实现PCB的灵活设计，我们可以采用合适的拓扑结构简化设计时的板级关联性。飞思卡尔强烈推荐系统/板级工程师在PCB制板前进行设计验证，包括信号完整性、时序等等。1设计检查表如表1，罗列了DDR设计检查清单，推荐逐一检查，并在最右侧作出决策。表1DDR3检查清单序号描述是/否仿真1是否最优化了①终端匹配电阻值、②信号线拓扑、③走线长度等？这些项目最好通过仿真进行优化！假如在DDR和控制器间应用了ODT（on-dietermination）技术，那么在数据总线上就不需要额外的终端匹配电阻了。DDR分组要求如下：■数据组：MDQS(8:0)，(8:0)，MDM(8:0)，MDQ(63:0)，MECC(7:0)■地址/命令组：MBA(2:0)，MA(15:0)，，，■控制组：(3:0)，MCKE(3:0)，MODT(3:0)■时钟组：MCK(5:0)，(5:0)数据组走线共计72位（64bit+8bitECCECC是ErrorCheckingandCorrecting的简写，即是错误检查和纠正，这种技术多用在服务器中）。有些产品可能只有32位数据线并且、MCKE和MODT也少一些。有些产品包含支持DIMMs注册的信号线MAPAR_OUT和，其中MAPAR_OUT应归类为地址/命令组，作为一个异步信号。2所有DDR芯片信号的终端匹配方案是否满足AC参数（电平、转换速率、过冲和下冲等）。终端匹配方案设计者应该采用主流的终端匹配方案，像商业电脑主板那样的设计，ODT终端匹配被应用在数据总线上，地址/命令和控制线也应通过电阻连接到VTT。当然，其它的终端匹配也是有效的，但最好通过仿真来验证，确保信号质量满足要求。3终端匹配电阻的选择，其功耗是否满足芯片制造商的要求。功耗计算Power=xRT4假如数据线组增加了外部终端匹配电阻，请查看数据线组是否与其他DDR3信号组远离/隔离。注：因为在DDR3数据组中通常优先选用内部ODT终端匹配，额外电阻是不需要的。当然，假如不用ODT电阻，那么就需要增设外部电阻器了。5请查看VTT电阻RT布局是否正确，RT终端电阻应该直接连接到DDR总线末端和VTT电源平面上。6DDR芯片的时钟线是否设置了差分终端匹配（DIMM模块常用这种匹配方式），一般终端匹配电阻选取100~120Ω。爱手册爱翻译中为电子科技4/13序号描述是/否7推荐时钟差分线上放置5pF电容。假如是DIMM模式，电容应尽可能靠近DIMM连接器放置；假如是分离DDR芯片模式，电容应尽可能靠近DDR芯片放置。VTT相关8VTT载流平面的大小（线宽），应视终端匹配方案来设计。具体见终端耗能小节。9VTT稳压器是否能满足稳定的、瞬态的电流需求？10VTT电源平面是否有合适的去耦电容，例如高频去耦电容？每一个4联排阻或4个分离电阻都至少放置一个低ESR电容或两个标准的去耦电容。除此之外，在每一个VTT（局部）电源平面上都应至少放置一个4.7uF电容。注：推荐VTT（局部）电源层布置在顶层（top），这样寄生电感会更低。假如VTT（局部）电源层布置在了内层，那么我们需要布置更多的电容来抵消寄生电感，满足大的瞬态电流变化。11每个VTT电源层是否布置了板级去耦电容？容值一般选择在100uF~200uF。12VTT（局部）电源层应设置在DDR芯片末端，并且尽量靠近最后一个DDR芯片，最后，VTT的稳压器应与VTT（局部）电源层尽量接近。13VTT电源走线或覆铜（局部电源层）的宽度不小于150mils。VREF15VREF线宽是否合理，应该不小于20mils。16VREF是否远离了干扰，除此之外，还应与其他信号线保持至少20~25mil的间距，如果布线允许，可以采用包地处理。17VREF是否合理去耦，源端和终端都应布置一个0.1uF电容。18VREF参考源是否会随VDDQ、温度、噪声变化，这个变化是否满足JEDEC要求。19VREF电流是否满足系统（DDR和处理器）需求。20如果采用电阻分压网络产生VREF，那么请保证电阻阻值和至少1%的精度。Routing21建议DDR3布线顺序如下：■数据线/地址线/命令线■控制线■时钟线■电源这种布线方式能使时钟线更容易的与其他信号组匹配。22通用事项：■DDR3信号线不能跨越沟壕和无参考层区域。■在参考层边缘的走线，这些走线与相应参考层边缘的距离不小于30~40mils。■不允许有大于1/2走线宽度跨越过孔antipad。23数据线组布线时，最好先布最外层（也是最长的走线），内层走线长度以外层为基准等长处理，毕竟外层有元器件，不方便走蛇形线。24数据线/地址线/命令线的最长走线不应超过7inchs。25时钟线对是否被合理布置，允许所有时钟线对布置在同一个关键的层面。26DDR3数据总线包含9个通道，其中一个通道是ECC线，每通道的信号线应爱手册爱翻译中为电子科技5/13序号描述是/否该在同一层布线，并且保证过孔数量的一致性。注：一些DDR芯片数据线接口是32位的。通道0：MDQ(7:0)，MDM(0)，MDQS(0)，(0)通道1：MDQ(15:8)，MDM(1)，MDQS(1)，(1)通道2：MDQ(23:16)，MDM(2)，MDQS(2)，(2)通道3：MDQ(31:24)，MDM(3)，MDQS(3)，(3)通道4：MDQ(39:32)，MDM(4)，MDQS(4)，(4)通道5：MDQ(47:40)，MDM(5)，MDQS(5)，(5)通道6：MDQ(55:48)，MDM(6)，MDQS(6)，(6)通道7：MDQ(63:56)，MDM(7)，MDQS(7)，(7)通道8：MECC(7:0)，MDM(8)，MDQS(8)，(8)为了便于DDR3数据线的扇出，在布线时，我们可以将相邻通道的数据线布置在不同层，如图1、图2所示。27DDR3数据线的阻抗控制和线间距情况1（低阻抗宽走线）：■单端走线阻抗控制在40Ω左右，低阻走线间距允许紧凑些，而不用过分担忧串扰问题。■如果板子叠层或空间允许，可以走更宽的线（7~8mils）。■各数据线的间距控制在1.5~2.0倍的走线宽度。■与非DDR信号线的间距控制在4倍线宽。情况2（低阻抗细走线）：■单端走线阻抗控制在50Ω。■线宽控制在5~6mils。■各数据线的间距控制在3倍线宽（5mil时）或2.5倍线宽（6mil时）。■与非DDR信号线间距空控制在4倍线宽，甚至更高。28检查DDR3数据线长度匹配■对于MPC8572和MPC8536，组与组间匹配长度应控制在0.1inch以内。■对于其他芯片，组与组间匹配长度应控制在2.0inch以内。29组内数据线匹配长度应控制在20mil以内，并且需要参考到相对应的MDQSx/x。30DDR3数据线在做蛇形走线等长匹配时，应该保证蛇形走线间至少有25mil的间距。31MDQS/布线注：有些芯片可能是单端走线，而非差分走线形式。■匹配差分线的每一段长度，并保证MDQS/长度差别小于10mils。■在现有PCB叠层下，通过保证线宽线间距不变来保证走线阻抗维持不变。■布线时禁止靠近具有干扰性的信号线或高速开关器件，例如时钟源、振荡器等。■差分阻抗控制在75~95Ω。爱手册爱翻译中为电子科技6/13序号描述是/否■差分线间距控制在4~5mils。情况1（低阻抗宽走线）■单端走线阻抗控制在40Ω左右，低阻走线间距允许紧凑些，而不用过分担忧串扰问题。■如果板子叠层或空间允许，可以走更宽的线（7~8mils）。■与其他数据线保持2倍线宽。情况2（高阻抗细走线）■单端走线阻抗控制在50Ω。■线宽控制在5~6mils。■各数据线的间距控制在3倍线宽（5mil时）或2.5倍线宽（6mil时）。■不要把MDQS/分别走在不同层上，应该与相应通道走在同一层。32DDR3地址线/命令线/控制线组的阻抗控制和线宽线距■菊花链拓扑，从0号芯片开始到第n号芯片顺序布线，0号芯片连接最低位数据DQ[0:7]，以此类推，n号芯