《计算机组成原理》B卷

第1页共2页《计算机组成原理》模拟题2一、名词解释1．寻址方式2．指令周期3．虚拟存储器4．多级中断二、填空题1．计算机指令的基本格式应包括（）和（）两部分。在间接寻址方式中，地址码部分表示的是（）；在相对寻址方式中，地址码部分表示的是（）。2．按功能分类，存储器可以分为（）、（）、（）等。3．源数据为10010111，若采用奇校验，则其校验位是（）。4．CPU响应某中断请求的条件是一条指令结束时且（）、（）和（）。5．微指令的格式有（）型微指令、（）型微指令和混合型微指令。6．输入输出设备的编址方式有（）和（）。三、简答题1．试分析比较DMA方式和中断传送方式的异同点，说明DMA方式为什麽不能替代中断方式。2．何为三级存储体系结构？分析采用这种结构的原因和优点？3．简要说明动态RAM的各种刷新方式及其特点。参考答案：1．答案要点：相同点：1）两种方式均为目前在微型机中主机与外设广泛采用的信息交换方式。2）两种方式下主机和外设之间均可实现一定程度的并行工作。不同点：1）中断传送方式是通过中断服务处理程序来完成信息交换；而DMA方式则是用硬件代替软件来实现数据的传输。2）中断传送方式不仅适合于一般的信息交换，还适合对随机事件的处理。3）DMA方式适合于高速外设和主机之间的信息交换，对高速外设采用程序中断方式传送数据往往回丢失数据。第2页共2页DMA方式不能替代中断方式的原因：1）DMA方式只能用于高速外设与内存直接交换信息，却不能像中断方式那样处理随机的异常现象。2）在DMA方式的数据传输过程中，需用到中断方式。2．答案要点：把各种不同存储容量，不同存取速度的存储器，按一定的体系结构组织起来，使所存放的程序和数据按层次分布在各存储器中，形成一个统一整体的存储系统。由高速缓冲存储器、主存储器、辅助存储器构成的三级存储系统可以分成两个层次，其中高速缓存和主存间称为Cache--主存存储层次，主存和辅存间称为主--辅存存储层次。这就是三级存储体系结构。采用Cache--主存存储层次的原因和优点：在速度方面，计算机的主存和CPU一直保持了大约一个数量级的差距。显然这个差距限制了CPU速度潜力的发挥。为了弥合这个差距，设置Cache是解决存取速度的重要方法。在CPU和主存之间设置Cache，构成Cache-主存层次，则从CPU的角度看，Cache-主存层次的速度接近于Cache，容量与每位价格则接近于主存。因此，解决了速度与成本之间的矛盾。采用主--辅存存储层次的原因和优点：由于成本和工艺的原因，主存的存储容量受到了限制，另一方面，系统程序、应用程序及各种信息量要求主存容量越来越大。采用“主存-辅存”存储层次，程序员可用机器指令的地址对整个程序统一编址，而不必担心程序能否辅存层次的速度接近于主存的速度，容量则接近于辅存的容量，而每位平均价格也接近于廉价的辅存平均价格，从而解决了大容量和低成本间的矛盾。3．答案要点：动态RAM的刷新方式有集中式刷新、分散式刷新、异步式刷新和透明式刷新等四种方式。集中式刷新的特点：其优点是系统的存取周期不受刷新工作的影响，读写操作和刷新工作在最大刷新周期中分开进行。因此，系统的存取速度比较高。其缺点是进行刷新时必须停止读、写操作。这对主机而言是个“死区”第3页共2页分散式刷新的特点：刷新工作安排在系统的存储周期内进行，对主机而言不再有“死区”。但该方式加长了系统的存取周期，降低了整机运算速度。因此，分散方式刷新不适用于高速存储器。异步式刷新的特点：结合了上述两种方式的优点，充分利用了最大刷新间隔。对分散式刷新而言，它减少了刷新次数；对集中方式来说，主机的“死区”又缩短很多。因此，这种方式使用得比较多。透明式刷新的特点：该方式不占用CPU时间，对CPU而言是透明的操作；但控制线四、计算题已知x=0.1011,y=-0.1101，符号用双符号位表示。求1．[X+Y]补=？[X-Y]补=？并分别讨论其溢出情况。参考答案：已知x=0.1011,y=-0.1101，符号用双符号位表示。答案要点：1．[X+Y]补=[X]补+[Y]补=00.1011+11.0011=11.1110，结果的两个符号位相同，无溢出。[X-Y]补=[X]补+[-Y]补=00.1011+00.1101=01.1000，结果的两个符号位不相同，为01，产生上溢。五、设计题采用4K×8的RAM芯片，构成32K×16的存储器。1．画出存储器的逻辑框图，图中标明信号线的种类、方向、条数。2．用十六进制写出该存储器占用的地址空间。参考答案：答案要点：图略；该存储器占用的地址空间：0000H----7FFFH（按字编址）第4页共2页六、综合应用题在模型机的数据通路上，对于指令SUBX(R1)，-(R2)，回答下列问题：1．写出指令的执行流程。2．写出目的周期的全部数据通路。参考答案：答案要点：1、2）指令的执行流程及目的周期的数据通路：↓FT0：M→MBR→IR↓FT1：PC+1→PC↓ST0：PC→MAR↓ST1：M→MBR→C↓ST2：PC+1→PC↓ST3：C+R1→MAR↓ST4：M→MBR→C↓DT0：R2-1→R2；R2→A选择器，S0-3，M，C0，DM，CPR2↓DT1：R2→MAR；R2→A选择器，S0-3，M，DM，CPMAR↓DT2：M→MBR→D；R/W，SMBR，MBR→B选择器，S0-3，M，DM，CPD↓ET0：D-C→MBR↓ET1：MBR→M↓ET2：PC→MAR