PLD原理与EDA技术期末试卷B答案

第1页共7页2007-2008学年度第一学期信息工程学院自动化系《PLD原理与EDA技术》期末试卷（B）年级2004、5专业自动化班学号：姓名：注：1、共120分钟，总分100分。2、此试卷适用专业：工科本科专业第一题第二题第二题第四题第五题总得分一得分阅卷教师一、填空题：（每空1分，共20分）1．CYCLONEⅡ系列器件中的锁相环一共有3种反馈模式，普通模式、零延时模式和无补偿模式2、硬件描述语言(HDL)是架设在设计人员和物理电路中间的一座桥，它将设计人员大脑中的高层次逻辑抽象和物理上的低层次电路实现连接在一起。现在流行的硬件描述语言主要有两种：VHDL和VerilogHDL3、一个典型的数的格式是size’baseformatnumber。size表示数的位宽，必须用十进制数表示4、在VerilogHDL中还存在两种特殊的取值，高阻态(Z或者z)和不定态(X或者x)5、QuartusⅡ图形编辑器也称为块编辑器，是从顶向下的设计方法，它以原理图和结构图的形式输入和编辑图形设计信息。6、CYCLONEⅡ系列FPGA支持3种配置方式：主动串行(AS)、被动串行(PS)和JATG模式二得分阅卷教师————————————装————————————————订————————————————线——————————————————————装————————————————订————————————————线———————————————装————————————————订————————————————线——————————第2页共7页二、简答题（本题共4小题，每小题5分，共20分）1、下列表达式的位模式是什么？7'o44,'Bx0,5'bx110,'hA0,10'd2,'hzF答：7'o447位八进制数'Bx02位二进制数，即x05'bx1105位二进制数(扩展的x)，即xx110'hA08位十六进制数10'd210位十进制数'hzF8位十六进制数(扩展的z),即zzzz11112、阻塞性赋值和非阻塞性赋值有何区别？答：阻塞赋值使用“=”为变量赋值，在赋值结束以前不可以进行其他操作，在赋值结束后继续后面的操作。这个过程就好像阻断了程序的运行，因而被成为阻塞赋值。连续的阻塞赋值操作是顺序完成的。非阻塞赋值使用“=”为变量赋值，在执行到赋值语句时，仅仅对“=”右侧的表达式的值进行评估，但并不马上执行赋值，然后继续执行后面的操作。这个过程就好像没有阻断程序的运行，因而被成为非阻塞赋值。连续的非阻塞赋值操作是同时完成的。多条阻塞赋值语句是顺序执行的，而多条非阻塞语句是并行执行的，这就是两者的区别。3、CYCLONEⅡ系列器件中的M4K存储器可以被配置为几种模式?答：CYCLONEⅡ系列器件中的M4K存储器可以被配置为以下模式：单口模式、简单双口模式、完全双口模式、移位寄存器模式、只读存储器模式和先入先出(FIFO)存储器模式。4、能否在always语句中为线网类型（例如wire型线网）赋值？答：线网型(net)的变量可以理解为实际电路中的导线，通常用于表示结构实体之间的物理连接。既然是导线，就不可以储存任何值，并且一定要受到第3页共7页驱动器的驱动时才有效。在端口声明中被声明为input或者inout型的端口只能被定义为线网型变量，被声明为output型的端口可以被定义为线网型或者寄存器型，如果不加定义，则默认为线网型。寄存器型的变量可以理解为实际电路中的寄存器，它具有记忆特性，是一种存储元件，在输入信号消失后它可以保持原有的数值不变。由于VerilogHDL默认的变量类型是wire型，所以如果某个变量的类型需要为寄存器型则必须在程序中加以定义。另外值得注意的是，任何在always块内被赋值的变量都必须为寄存器型。三得分阅卷教师三、用begin-end串行块产生信号波形试画出波形（10分）`timescale10ns/1nsmodulewave1;regwave;parametercycle=10;initialbeginwave=0;#(cycle/2)wave=1;#(cycle/2)wave=0;#(cycle/2)wave=1;#(cycle/2)wave=0;#(cycle/2)wave=1;#(cycle/2)$finish;end第4页共7页initial$monitor($time,,,wave=%b,wave);endmodule四得分阅卷教师四、解释程序（本题共2小题，每小题15分，共30分）要求：1．解释带有下划线的语句。2．画出该程序的引脚示意图。3．说明该程序逻辑功能。程序一moduleupdown_count(d,clk,clear,load,up_down,qd);//模块名为updown_count(端口列表d,clk,clear,load,up_down,qd)input[7:0]d;inputclk,clear,load;//模块的输入端口为clk,clear,loadinputup_down;output[7:0]qd;reg[7:0]cnt;//定义信号的数据类型assignqd=cnt;//逻辑功能描述always@(posedgeclk)//敏感信号列表clk上升沿触发beginif(!clear)cnt=8'h00;//同步清0，低电平有效elseif(load)cnt=d;//同步预置数elseif(up_down)cnt=cnt+1;//加法计数elsecnt=cnt-1;//减法计数第5页共7页endendmodule程序的引脚示意图:逻辑功能是：可同步预置数的加法/减法计数器程序二moduleencoder(din，dout)；//模块名为encoder(端口列表din，dout)input[7:0]din；//输入码流，8位output[2:0]dout；//输出码流，3位wire[7:0]din；reg[2:0]dout；//定义信号的数据类型always@(din)//敏感信号列表din电平触发begincase(din)//逻辑功能描述8'b0000_0001：dout=3'b000；8'b0000_0001：dout=3'b000；8'b0000_0001：dout=3'b000；8'b0000_0001：dout=3'b000；8'b0000_0001：dout=3'b000；8'b0000_0001：dout=3'b000；8'b0000_0001：dout=3'b000；8'b0000_0001：dout=3'b000；default：dout=3'bx；第6页共7页endcaseendendmodule程序的引脚示意图:逻辑功能是：8线-3线编码器。五．编程题（本题共2小题，每小题10分，共20分）1、用模块实例语句设计如图所示电路。元件为2输入与非门。参考答案：moduleyf4_a(A,B,C,D,Z);inputA,B,C,D;outputZ;wireZ,X,Y;yf2yf4_a1(.a(A),.b(B),.out(X));yf2yf4_a2(.a(C),.b(D),.out(Y));yf2yf4_a3(.a(X),.b(Y),.out(Z));endmodule2、具有清零端的4位二进制计数器如下图所示，请用VHDL语言编写其程序。参考答案：modulecnt4(clk,clr,q);inputclk，clr;output[3:0]q;reg[3:0]q;五得分阅卷教师第7页共7页always@(clrorclk)beginif(clr==1'b1)beginq=4'b0000;endelseif(clk==1'b1)beginq=q+1;endendendmodule