VLSICAD-2013习题课2

1SSIC,MSIC,LSIC,VLSI,ULSI,GLSI,RLSI及集成度的高低?SSIC(SmallScaleIC)：小规模集成电路MSIC(MediumScaleIC)：中规模集成电路LSIC(LargeScaleIC)：大规模集成电路VLSI(VeryLargeScaleIC)：超大规模集成电路ULSI(UltraLargeScaleIC)：甚大规模集成电路GLSI(GigaLargeScaleIC)：巨大（吉）规模集成电路RLSI(RidiculouslyLargeScaleIC)：超巨大规模集成电路。集成度依次增加。2IC的分类(四选一)•按电路规模分：SSI、MSI、LSI、VLSI、ULSI、GLSI、RLSI•按电路用途分：–通用IC和专用IC（ASIC，ApplicationsSpecificIntegratedCircuit)•按电路性能分：数字IC和模拟IC•按制造方法分：–全定制ASIC（Full-customASIC）、–半定制ASIC（Semi-customASIC）、–可编程ASIC（ProgrammableASIC）3集成电路的设计过程?设计创意+仿真验证集成电路芯片设计过程框架是功能要求行为设计（VHDL）行为仿真综合、优化——网表时序仿真布局布线——版图后仿真否是否否是Signoff集成电路芯片设计过程框架4567高层次综合逻辑综合物理综合高层次描述掩膜逻辑描述门级描述源文件行为级仿真行为级综合RTL仿真RTL性能分析逻辑综合及可测性设计门级仿真时序、功耗等分析布图模型VLSI详细设计流程VLSI总体的设计流程从设计综合看VLSI典型的设计流程8集成电路设计流程•理想的设计流程(自顶向下：TOP-DOWN）：逻辑和电路描述系统性能编译器系统性能指标性能和功能描述逻辑和电路编译器几何版图描述版图编译器制版及流片统一数据库硅编译器（siliconcompiler）:从算法级或RTL级行为开始，直到得到掩膜版图真正实用的硅编译器仅限于少数几种高度规则的集成电路，如门阵列、标准单元阵列等（1）系统功能设计(behavioralstructuredesign)(2)逻辑和电路设计(logicandcircuitstructuredesign)(3)版图设计(physicalstructuredesign9总体要求系统功能设计寄存器传输级描述寄存器传输级模拟与验证子系统/功能块综合门级逻辑网表逻辑模拟与验证电路模拟与验证版图生成逻辑图电路图系统功能设计逻辑设计电路设计10最终版图数据与测试向量制版与工艺流片计算机辅助测试(ICCAT)生产定型工艺模拟版图几何设计规则和电学规则检查网表一致性检查和后仿真版图设计实际的分层分级设计流程11SOC和SOP、SIP•SoC：System-on-Chip（片上系统）:把不同的功能模块集成到一个芯片。•SiP：System-in-Package（内封装系统）:一个封装包含多个芯片。•SoP：System-on-Package（全集成封装系统）：利用薄膜技术把无源元件嵌入到封装中。12全定制设计方法（Fullcustomdesignapproach）门阵列设计方法（gatearray(GA)designstyle）标准单元设计方法（Standardcell（SC）designmethod）积木块设计方法（BuildingBlockLayout(BBL)）可编程逻辑器件设计方法(programmablelogicdevice(PLD))兼容设计方法各种设计方法的比较可测性设计技术2集成电路设计方法13设计技术全定制符号图积木块(BBL)标准单元掩膜编程PLA门阵列现场编程PLD和FPGA定制情况全定制全定制定制定制定制半定制要求IC生产商提供工艺文件及设计规则工艺文件BBL单元库标准单元库PLA单元库门单元库PLD器件FPGA器件向IC生产商提供版图数据符号版图逻辑网表及测试向量逻辑网表及测试向量逻辑网表及测试向量逻辑网表及测试向量基片状况无无无无无有无基于单元情况基于BBL单元基于标准单元基于PLA单元基于门单元单元的几何形状任意形状的矩形等高不等宽的矩形完全相同的矩形单元的电路属性可有子系统功能有单元电路功能无电路属性布线状况BBL布线宽度可变的布线通道等宽的布线通道掩膜版数目(单层金属)全套全套全套全套全套1～2VLSI布图方法的比较14设计技术全定制符号图积木块(BBL)标准单元掩膜编程PLA门阵列现场编程PLD功能/面积++++电路速度+++++设计出错率++++重新设计的可能性+++++可测性++++设计效率++++适合批量105105104104102103103102VLSI布图方法的比较（续）不同设计技术的特点及适用情况的综合比较（++：最高；+：高；-：中等；--：较低；---：最低）15结构化设计？结构化的电路设计实际上就是模块化的电路设计，将一个复杂的整个系统分成可由数个独立的模块系统，然后再将这些子系统组合成一个完整的系统。当一个复杂的系统被分成数个子系统之后，若这些子系统依然有着相当高的复杂性，那么可以再将这些子系统分解成较小子系统。这个方法可以持续下去直到这个子系统已经无法再分割，或者再进行分割这个子系统已经无任何意义了，就可以停止。这样的设计方式不但可以减少设计的复杂性，而且比较容易设计出一个功能正确的系统。16全定制电路的结构化设计特征？一、层次性；二、模块性；三、规则性；四、局部性一、层次性（Hierarchy“分而治之”）二、模块性（modularity强调模块有明确定义的功能及与其他模块良好的接口）三、规则性(regularity大量模块，须有规则)四、局部性(locality)通过对模块接口的很好定义，可以有效地使该模块的内容变得对任何外部接口不再重要，可以将每个模块看作一个黑盒子。设计时不关心模块内部的情况，这样减少了模块表现的复杂性。五、手工参与全定制设计中的往往需要手工参与。17逻辑综合过程1.设计描述2.设计编译：对RTL描述进行编译，并转换成适于综合的中间数据结构。3.逻辑化简和优化：完成逻辑结构的生成与优化，满足系统逻辑功能的要求。4.利用给定的逻辑单元库进行工艺映射，对生成的逻辑网络进行元件配置，进而估算速度、面积、功耗，进行逻辑结构的性能优化5.得到逻辑网表18工艺无关的优化（变换）主要有两个任务：逻辑分解与重构和逻辑（最小化）优化。通常对于从寄存器传输级描述语言中抽取出的逻辑，具有用户给定的、自然的多级逻辑网络形式。这个结构可能并不是最佳结构，因此需要对该结构进行分解（在某种结构评估的基础上进行，以避免破坏初始的最佳结构），展开为二级逻辑网络形式。另一方面，某些逻辑（如控制逻辑）常用真值表、布尔方程等二级逻辑网络形式描述，它并不具有初始结构。当完成逻辑分解后，就需进行逻辑重构，以找出最佳或近似最佳的多级逻辑网络结构。当完成逻辑重构后，即确定了多级网络结构。逻辑（最小化）优化则试图去优化变量函数、最小化变量个数并进一步改进结构。逻辑优化的关键在于使用不顾（don’t-care）项。在综合过程中进行的逻辑优化已使逻辑网络没有冗余(irredundant)，从而使得电路100%可测，并相应地产生测试向量。这样，设计者可以在满足面积、速度等约束的情况下，完成可测试设计。Chapter3综合技术逻辑综合技术------------------------------------------------------------------------------------19当工艺无关的优化完成后，必须将优化结果映射到电路上。同时要考虑面积最且满足关键路径（criticalpath）上的延迟。工艺映射通过从特定的工艺库中选取各种类型的门来完成电路的综合。它并不改变逻辑网络（电路）的结构，也不改变关键路径上的级数，仅通过选取实际设计的门来实现电路并满足各种约束。20逻辑综合过程中的工艺映射的概念。在一定的逻辑单元工艺库和一定的约束下，根据电路的性质（如组合型或时序型）及采用的结构（多层逻辑、PLD或FPGA）作出具体的映象，将工艺无关的描述转换成门级网表或PLD或FPGA的执行文件。21高级综合流程（其二）编译与转换调度分配控制器综合算法描述中间表示格式数据流控制流硬连逻辑或微代码功能单元库反编译数据通道直接用于有限状态机综合与逻辑综合的输入结构描述用于文档管理或接逻辑综合工具的输入高层次综合通常包括编译与转换、调度、分配、控制器综合、结果的生成与反编译等部分。该结构通常由一个数据通路和一个控制器构成。22存储单元中的使能输入与控制器相连，以控制其读/写操作。互连资源包括连线、多路器和总线，其中的选择输入与控制器相连，用于选择输入数据。功能单元（FU）and输入输出FU输入输出存储单元寄存器输入输出使能内存单元地址线输出使能数据线互连资源多路器输入输出选择选择输入选择输出总线功能单元是数据通道中用于实现一种或多种操作类型的组合逻辑单元。实现多种操作类型的功能单元有一个或多个与控制器相连的选择输入，用于选择所要完成的操作类型。23数据通道综合所用硬件资源有哪些？控制器的实现方法有哪些？数据通道是由功能单元、存储单元和互连资源等三类硬件模块构成的互连网络，用于实现数据的传输。控制器通常由硬连逻辑（hardwiredlogic）或固件(firmware)构成，用于控制数据通路中数据的传输。这些模块互连并与控制器相连后，即完成了寄存器传输级设计。功能单元是数据通道中用于实现一种或多种操作类型的组合逻辑单元。实现多种操作类型的功能单元有一个或多个与控制器相连的选择输入，用于选择所要完成的操作类型。存储单元中的使能输入与控制器相连，以控制其读/写操作。互连资源包括连线、多路器和总线，其中的选择输入与控制器相连，用于选择输入数据。24对于下图所示的数据流图，用“尽早调度”算法（ASAP)和“尽迟调度”算法（ALAP）对其进行调度，硬件约束为两个加法器。+++++++解：+++++++25+++++++26Chapter3VLSI综合技术物理（版图）综合技术　物　理　设　计　　　电路设计　　　划　　分　　布图规划和布局　　　总体布线　　　　详细布线　　　设计验证在逻辑综合完成后，紧接着就进行版图综合。在版图综合阶段要完成门级和电路级的路径描述向物理版图描述的转换，其中包括对布局/布线面积、速度和功耗等方面的优化。(这也是设计的最终目标)版图综合系统与逻辑综合相衔接，将逻辑综合的结果作为版图综合的输入数据。这些数据中含有由工艺库中单元组成的网络表信息和需要满足的约束条件。其中包括：（1）关键路径的延迟时间；（2）指定路径的延迟时间；（3）芯片面积；（4）功耗；（5）负载能力。27逻辑划分:将逻辑电路划分成功能块;原则：功能块面积和端子数满足要求，使功能块数目或总的外连接数最小布局规划：根据电路网表、估计芯片的大体面积和形状、各功能块的大体形状面积、功能块的数目、输入/输出数目等，对设计的电路进行物理划分和预布局。先进行初始规划（initializefloorplan），产生输入/输出行，单元区行以及布线网格等，然后进行行调整、芯片面积调整、布线网格调整，并进行预布局，初步确定各功能块的形状面积及相对位置、I/O位置以及芯片形状尺寸，而且可以从总体上考虑电源、地线、数据通道分布（datapathplan）布局：按电路功能、性能、几何要求，放置各部件;目标：芯片面积最小、性能优化.优劣判断标准：连线总长度、布线均匀性布线:满足工艺规则、布线层数限制、线宽、线间距限制和各线网可靠绝缘等，根据电路的连接关系进行连线，100%连通，使芯片面积最小28布线质量评价：布通率100%布线面积最小布线总长度最小通孔数少布线均匀29layoutdesignflow30layoutdesignflow31layoutdesignflow32物理综合的输入？输出？输入：Anetlistofgates(orblocks)