EDA实验8位加法器的设计实验报告_王炜20150414

电气与信息工程学院电子设计自动化实验报告实验二8位加法器设计指导老师：谭会生老师学生姓名：王炜班级：电子信息1202学号：12401720207实验时间：2015-04-07实验二8位加法器设计1.实验目的（1）掌握EDA使用工具QUARTUS2的使用方法。（2）学会用quartus软件建立项目并编写程序和调试下载的方法。（3）掌握VHDL程序的软件及硬件的仿真方法。2.实验内容设计并调试好一个由两个4位二进制并行加法器级联而成的8位二进制并行加法器，并用软件QUARTUSII进行仿验证。3.实验条件开发软件：Quartusii8.04.实验设计1）系统原理框图系统设计思路：加法器是数字系统中的基本逻辑器件，减法器和硬件乘法器都可以由加法器来构成。多位加法器的构成有两种方式：并行进位和串行进位。并行进位加法器设有进位产生逻辑，运算速度加快；串行进位方式是将全加器级联构成多位加法器。并行进位加法器通常比串行级联加法器占用的更多的资源。随着位数的增加，相同位数的并行加法器与串行加法器的资源占用差距也越来越大。因此，在工程中使用的加法器时，要在速度和容量之间寻找平衡点。设计方法：为了简化设计并便于显示，本计数器电路ADDER8B的设计分为两个层次，其中底层电路包括两个4位二进制并行加法器ADDER8B，再由这两个模块按照图2-1所示的原理图构成顶层电路ADDER8B。这里我们采用由两个4位二进制并行加法器级联而成的方案。图2-1ADDER8B电路原理图2）VHDL程序8位加法器的底层和顶层电路均采用VHDL文本输入，有关VHDL程序如下：4位二进制并行加法器的VHDL源程序：--ADDER4B.VHDLIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYADDER4BISPORT(C4:INSTD_LOGIC;A4:INSTD_LOGIC_VECTOR(3DOWNTO0);B4:INSTD_LOGIC_VECTOR(3DOWNTO0);S4:OUTSTD_LOGIC_VECTOR(3DOWNTO0);CO4:OUTSTD_LOGIC);ENDENTITYADDER4B;ARCHITECTUREARTOFADDER4BISSIGNALS5:STD_LOGIC_VECTOR(4DOWNTO0);SIGNALA5,B5:STD_LOGIC_VECTOR(4DOWNTO0);BEGINA5='0'&A4;B5='0'&B4;S5=A5+B5+C4;S4=S5(3DOWNTO0);CO4=S5(4);ENDARCHITECTUREART;8位二进制并行加法器的VHDL源程序：--ADDER8B.VHDLIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYADDER8BISPORT(C8:INSTD_LOGIC;A8:INSTD_LOGIC_VECTOR(7DOWNTO0);B8:INSTD_LOGIC_VECTOR(7DOWNTO0);S8:OUTSTD_LOGIC_VECTOR(7DOWNTO0);CO8:OUTSTD_LOGIC);ENDENTITYADDER8B;ARCHITECTUREARTOFADDER8BISCOMPONENTADDER4BISPORT(C4:INSTD_LOGIC;A4:INSTD_LOGIC_VECTOR(3DOWNTO0);B4:INSTD_LOGIC_VECTOR(3DOWNTO0);S4:OUTSTD_LOGIC_VECTOR(3DOWNTO0);CO4:OUTSTD_LOGIC);ENDCOMPONENTADDER4B;SIGNALSC:STD_LOGIC;BEGINU1:ADDER4BPORTMAP(C4=C8,A4=A8(3DOWNTO0),B4=B8(3DOWNTO0),S4=S8(3DOWNTO0),CO4=SC);U2:ADDER4BPORTMAP(C4=SC,A4=A8(7DOWNTO4),B4=B8(7DOWNTO4),S4=S8(7DOWNTO4),CO4=CO8);ENDARCHITECTUREART;3）仿真波形设置顶层ADDER8B仿真输入设置及可能结果估计图如图2-2。图2-2ADDER8B仿真输入设置及可能结果估计图5.实验结果及总结1）系统仿真情况ADDER4B和ADDER8B的时序仿真结果如图2-3和图2-4所示。图2-3ADDER4B的时序仿真结果图2-4ADDER8B的时序仿真结果从系统仿真结果可以看出，从输入到输出，有一个延时，时间大概在几个纳秒。同时输出要经过一个大概几个纳秒的不稳定状态或过度过程，系统才达到一个稳定而正确的结果。并且对各组输入域输出数据分析，仿真结果是正确的。2）逻辑综合结果使用QuartusII8.0进行逻辑综合后，ADDER8B综合后的RTL视图中将ADDER4B展开后的视图如图2-4所示。图2-4ADDER8B综合后的RTL视图中将ADDER4B展开后的视图3）实验过程中出现的问题及解决办法遇到问题：仿真时设置的时间过于短，而加法运算本身就需要花一定的时间，仿真也一样。解决方法：更改仿真的时间，改ns级为ms级进行仿真，观察结果，如果有必要，那么继续更改时间。经过相应的程序修改，最后程序通过了，仿真成功，实验完成。