EDA试卷及答案

1EDA試卷答案一、单项选择题1、2.基于EDA软件的FPGA/CPLD设计流程为：原理图/HDL文本输入→__A__→综合→适配→____B____→编程下载→硬件测试。P14A.功能仿真B.时序仿真C.逻辑综合D.配置3.IP核在EDA技术和开发中具有十分重要的地位；提供用VHDL等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路的IP核为__A___。P25A.软IPB.固IPC.硬IPD.全对4.综合是EDA设计流程的关键步骤，在下面对综合的描述中，_____D____是错误的。P15A.综合就是把抽象设计层次中的一种表示转化成另一种表示的过程。B.综合就是将电路的高级语言转化成低级的，可与FPGA/CPLD的基本结构相映射的网表文件。C.为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束。D.综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系是唯一的（即综合结果是唯一的）。5.大规模可编程器件主要有FPGA、CPLD两类，其中CPLD通过___A__实现其逻辑功能。P42A.可编程乘积项逻辑B.查找表（LUT）C.输入缓冲D.输出缓冲6.VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述_____B___。P274A.器件外部特性B.器件的内部功能C.器件外部特性与内部功能D.器件的综合约束7.电子系统设计优化，主要考虑提高资源利用率减少功耗（即面积优化），以及提高运行速度（即速度优化）；下列方法中___A___不属于面积优化。P238A.流水线设计B.资源共享C.逻辑优化D.串行化8.进程中的信号赋值语句，其信号更新是___B____。P134A.立即完成B.在进程的最后完成C.按顺序完成D.都不对9.不完整的IF语句，其综合结果可实现__A__。P1472A.时序逻辑电路B.组合逻辑电路C.双向电路D.三态控制电路10.状态机编码方式中，其中__A__占用触发器较多，但其简单的编码方式可减少状态译码组合逻辑资源，且易于控制非法状态。P221A.一位热码编码B.顺序编码C.状态位直接输出型编码D.格雷码编码二、VHDL程序填空1.下面程序是1位十进制计数器的VHDL描述，试补充完整。LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYCNT10ISPORT(CLK:INSTD_LOGIC;Q:OUTSTD_LOGIC_VECTOR(3DOWNTO0));ENDCNT10;ARCHITECTUREbhvOFCNT10ISSIGNALQ1:STD_LOGIC_VECTOR(3DOWNTO0);BEGINPROCESS(CLK)BEGINIFCLK'EVENTANDCLK='1'THEN--边沿检测IFQ110THENQ1=(OTHERS='0');--置零ELSEQ1=Q1+1;--加1ENDIF;ENDIF;ENDPROCESS;Q=Q1;ENDbhv;2.下面是一个多路选择器的VHDL描述，试补充完整。LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYbmuxISPORT(sel:INSTD_LOGIC;A,B:INSTD_LOGIC_VECTOR(7DOWNTO0);Y:OUTSTD_LOGIC_VECTOR(7DOWNTO0));ENDbmux;ARCHITECTUREbhvOFbmuxISBEGINy=Awhensel='1'ELSEB;ENDbhv;三、VHDL程序改错3仔细阅读下列程序，回答问题LIBRARYIEEE;--1USEIEEE.STD_LOGIC_1164.ALL;--2ENTITYLED7SEGIS--3PORT(A:INSTD_LOGIC_VECTOR(3DOWNTO0);--4CLK:INSTD_LOGIC;--5LED7S:OUTSTD_LOGIC_VECTOR(6DOWNTO0));--6ENDLED7SEG;--7ARCHITECTUREoneOFLED7SEGIS--8SIGNALTMP:STD_LOGIC;--9BEGIN--10SYNC:PROCESS(CLK,A)--11BEGIN--12IFCLK'EVENTANDCLK='1'THEN--13TMP=A;--14ENDIF;--15ENDPROCESS;--16OUTLED:PROCESS(TMP)--17BEGIN--18CASETMPIS--19WHEN0000=LED7S=0111111;--20WHEN0001=LED7S=0000110;--21WHEN0010=LED7S=1011011;--22WHEN0011=LED7S=1001111;--23WHEN0100=LED7S=1100110;--24WHEN0101=LED7S=1101101;--25WHEN0110=LED7S=1111101;--26WHEN0111=LED7S=0000111;--27WHEN1000=LED7S=1111111;--28WHEN1001=LED7S=1101111;--29ENDCASE;--30ENDPROCESS;--31ENDone;--321.在程序中存在两处错误，试指出，并说明理由：第14行TMP附值错误第29与30行之间，缺少WHENOTHERS语句2.修改相应行的程序：错误1行号：9程序改为：TMP:STD_LOGIC_VECTOR(3DOWNTO0);错误2行号：29程序改为：该语句后添加WHENOTHERS=LED7S=0000000;四、阅读下列VHDL程序，画出原理图（RTL级）LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYHADIS4PORT(a:INSTD_LOGIC;b:INSTD_LOGIC;c:OUTSTD_LOGIC;d:OUTSTD_LOGIC);ENDENTITYHAD;ARCHITECTUREfh1OFHADISBEGINc=NOT(aNANDb);d=(aORb)AND(aNANDb);ENDARCHITECTUREfh1;五、请按题中要求写出相应VHDL程序1.带计数使能的异步复位计数器输入端口：clk时钟信号rst异步复位信号en计数使能load同步装载data（装载）数据输入，位宽为10输出端口：q计数输出，位宽为10LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYCNT1024ISPORT(CLK,RST,EN,LOAD:INSTD_LOGIC;DATA:INSTD_LOGIC_VECTOR(9DOWNTO0);Q:OUTSTD_LOGIC_VECTOR(9DOWNTO0));ENDCNT1024;ARCHITECTUREONEOFCNT1024ISBEGIN5PROCESS(CLK,RST,EN,LOAD,DATA)VARIABLEQ1:STD_LOGIC_VECTOR(9DOWNTO0);BEGINIFRST='1'THENQ1:=(OTHERS='0');ELSIFCLK='1'ANDCLK'EVENTTHENIFLOAD='1'THENQ1:=DATA;ELSEIFEN='1'THENQ1:=Q1+1;ENDIF;ENDIF;ENDIF;Q=Q1;ENDPROCESS;ENDONE;2.看下面原理图，写出相应VHDL描述LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYTRI_STATEISPORT(E,A:INSTD_LOGIC;Y:INOUTSTD_LOGIC;B:OUTSTD_LOGIC);ENDTRI_STATE;ARCHITECTUREBEHAVOFTRI_STATEISBEGINPROCESS(E,A,Y)BEGINIFE='0'THENB=Y;eaby6Y='Z';ELSEB='Z';Y=A;ENDIF;ENDPROCESS;ENDBEHAV;六、综合题下图是一个A/D采集系统的部分，要求设计其中的FPGA采集控制模块，该模块由三个部分构成：控制器（Control）、地址计数器（addrcnt）、内嵌双口RAM（adram）。控制器（control）是一个状态机，完成AD574的控制，和adram的写入操作。Adram是一个LPM_RAM_DP单元，在wren为’1’时允许写入数据。试分别回答问题放大采样/保持AnalogIn信号预处理FPGA采集控制adram（lpm_ram_dp）ControlAD574CSADData12CEA0RCK12_8地址计数器CLKClkIncCntclrwraddr10wrenrddata12rddatardaddr10121STATUS下面列出了AD574的控制方式和控制时序图AD574逻辑控制真值表（X表示任意）CECSRCK12_8A0工作状态0XXXX禁止X1XXX禁止100X0启动12位转换100X1启动8位转换1011X12位并行输出有效10100高8位并行输出有效10101低4位加上尾随4个0有效AD574工作时序：1.要求AD574工作在12位转换模式，K12_8、A0在control中如何设置7K12_8为‘1’，A0为‘0’2.试画出control的状态机的状态图类似书上图8-43.对地址计数器模块进行VHDL描述输入端口：clkinc计数脉冲cntclr计数器清零输出端口：rdaddrRAM读出地址，位宽10位libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entityaddr_cntisport(clkinc,cntclr:instd_logic;wraddr:outstd_logic_vector(9downto0));endaddr_cnt;architectureoneofaddr_cntissignaltmp:std_logic_vector(9downto0);beginprocess(clkinc,cntclr)beginifclkinc'eventandclkinc='1'thenifcntclr='1'thentmp=(others='0');elsetmp=tmp+1;endif;endif;endprocess;wraddr=tmp;endone;4.根据状态图，试对control进行VHDL描述libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entitycontrolisport(addata:instd_logic_vector(11downto0);8status,clk:instd_logic;cs,ce,a0,rc,k12_8,clkinc:outstd_logic;rddata:outstd_logic_vector(11downto0));endcontrol;architecturebehavofcontrolistypecon_stis(s0,s1,s2,s3,s4);signalcst,nst:con_st;signallock:std_logic;signalreg12:std_logic_vector(11downto0);begina0='0';k12_8='1';ce='1';cs='0';REGP:process(clk)beginifclk'eventandclk='1'thencst=nst;endif;endproce