基于AD9852的信号发生器

262第5章信号发生器制作实训5.1信号发生器5.1.1实训目的和实训器材1．制作一个基于DDSAD9852的信号发生器。2．实训器材（1）常用电子装配工具。（2）测试使用的仪器设备，见表5.1.1。（3）信号发生器电路元器件，如表5.1.2所示。表5.1.1测试使用的仪器设备仪器名称型号指标数量生产厂单片机仿真器伟福E6000/L1南京伟福模拟示波器GOS-602120MHz，频率测量精度6位1台湾固伟数字存储示波器DS5202CA200MHz1G/s1北京普源精电科技宽带扫频仪XPD1252－A1.1GHz1南京秀普瑞电子频谱分析仪HM5011-31.1GHz1德国产数字万用表UT553位半1深圳优利德计算机锐翔K5481PP42.8G/256M1TCL公司表5.1.2信号发生器电路元器件符号名称参数与型号数量备注控制接口U3，U4六反相施密特触发器74HC142排针U5，U7三态八D锁存器74HC5731BNCR20电阻300Ω1基准时钟U2低压差分接收器MC100LVEL161BNC插座Y1有源晶振50.00000MHz1R30电阻2Kω1R31电阻50Ω1C31电容器0.1Μf1信号滤波C70，C80，C90电容器27pF3C71，C81，C91电容器2.2pF3C72，C82，C92电容器47pF3C73，C83，C93电容器12pF3C74，C84，C94电容器39pF3C75，C85，C95电容器8.2pF3C76，C86，C96电容器22pF3L1，L4，L7电感82nH3L2，L5，L8电感68nH3L3，L6，L9电感68nH3263电源滤波C1～C21电容器0.1μF21排针DDS芯片U1DDSAD98521BNC插座R1,R2电阻8kΩ2R5,R6电阻100Ω2R7,R8,R10电阻50Ω3R9电阻25Ω1R11电阻1.3kΩ1C60电容器0.1μF1C61电容器0.01μF1跳线帽1注：所有元器件均采用贴片封装形式，电阻、电容尺寸为0805。5.1.2AD9852的主要特性AD9852是美国模拟器件公司生产的高速DDS集成芯片，其芯片内部有一个高速，高性能的DAC，能形成一个数字可编程的，高灵敏度的合成器。最高系统工作频率300MHz，通过控制器改变其内部的寄存器参数可工作在AM、FM、ASK、FSK、PSK等模式。AD9852可产生一个非常稳定的频率、相位和振幅可编程的余弦输出，可在通信、雷达、测试仪器等应用中的灵活LO（本机振荡器）。AD9852的内部结构方框图如图5.1.1所示。其主要性能如下：最高300MHz的系统时钟；内含4～20倍可编程参考时钟倍乘器；48位的可编程频率寄存器；两路12位D/A输出；内含超高速，低抖动比较器；具有12位可编程振幅调谐和可编程的ShapedOn/offKeying功能；14位可编程相位寄存器；单引脚FSK和BPSK数据接口；HOLD引脚具有线性和非线性FM调频功能；可自动双向频率扫描；可自动进行sin(x)/x校正；工作电压为3.3V；10MHz的两线或三线串行接口；100MHz的8位并行编程接口；单端或差分基准时钟输入选择。A9852有SQ-80和ST-80LQFP-80两种封装形式，前者型号为AD9852ASQ；后者型号为AD9852AST，引脚封装形式如图5.1.2所示，各引脚的功能如表5.1.3所示。264图5.1.1AD9852的内部结构方框图基准时钟缓冲器内部可编程时钟I/O缓冲器可编程幅度和比率控制4~20倍基准时钟倍增器频率累加器ACC1Δ频率比率定时器相位累加器ACC2相位到幅度转换器INV.SINC滤波器12位余弦DAC12位控制DACMUXMUXMUXMUXMUXMUXDEMUXΔ频率字模式选择频率调谐字1频率调谐字2第1级14位相位/偏移补偿字第2级14位相位/偏移补偿字AM调制12位DC控制可编程寄存器SYSTEMCLOCK系统时钟AD9852DDS核÷2系统时钟双向内/外I/O更新时钟FSK/BPSK/HOLD数据输入差分/单端选择模拟输出DACRSET模拟输出模拟输入时钟输出ON/OFF键控整形GND+VS主复位8位并行复载6位地址或串行可编程线串行/并行选择基准时钟输入系统时钟系统时钟EXTDCKQINTREADWRITE24834848144848481414171712121212BUSQI系统时钟比较器265图5.1.2AD9852的引脚封装形式表5.1.3AD9852的引脚功能引脚符号功能1~8D7~D08位双向并行数据输入。仅在并行编程模式中使用9，10，23，24，25，73，74，79，80DVDD数字电路部分电源电压。相对AGND和DGND为+3.3V11，12，26，27，28，72，75，76，77，78DGND数字电路部分接地。与AGND电位相同13，35，57，58，63NC没有连接14～19A5～A0当使用并行编程模式时，编程寄存的6位并行地址输入17A2/(I/ORESET)串行通信时总线的I/ORESET端。在这种方式下，串行总线的复位既不影响以前的编程，也不调用“默认”编程值，高电平激活18A1/SDO在三线式串行通信模式中使用的单向串行数据输入端26619A0/SDIO在两线式串行模式中使用的双向串行数据输入/输出端20I/OUDCLK双向I/O更新CLK。方向在控制寄存器内被选择。如果被选择作为输入，上升沿将传输I/O端口缓冲区内的内容到编程寄存器。如果I/OUD被选作输出（默认值），在8个系统时钟周期后，输出脉冲由低到高，说明内部频率更新已经发生21WRB/SLCK写并行数据到I/O端口的缓冲区。与SCLK共同起作用。串行时钟信号与串行编程总线相关联。数据在上升沿被装入。此引脚在并行模式被选时，与WRB共同起作用。模式取决于引脚端70（S/PSELECT）22RDB/CSB从编程寄存器读取并行数据。参与CSB的功能。片选信号与串行编程总线相关联。低电平激活。此引脚在并行模式被选时，与RDB引脚共同起作用29FSK/BPSK/HOLD与编程控制寄存器所选的操作模式有关的多功能引脚端。如果处于FSK模式，逻辑低选择F1，逻辑高选择F2；如果处于BPSK模式，逻辑低选择相位1，逻辑高选择相位2；如果处于线性调频脉冲模式，逻辑高保证“保持”功能，从而引起频率累加器在其电流特定区中断；为了恢复或起用线性调频脉冲，应确定为逻辑低电平30SHAPEDKEYING首先需要选择并编程控制寄存器的功能。一个逻辑高电平将产生编程的零刻度到满刻度线性上升的余弦DAC输出，逻辑低电平将产生编程的满刻度到零刻度线性下降的余弦DAC输出31，32，37，38，44，50，54，60，65AVDD模拟电路部分电源电压，相对AGND和DGND为+3.3V33，34，39，40，41，45，46，47，53，59，62，66，67AGND模拟电路部分接地端，电位与DGND相同36VOUT内部高速比较器的非反相输出引脚。被设计用来驱动50Ω负载，与标准的CMOS逻辑电平兼容42VINP内部高速比较器的同相输入端43VINN内部高速比较器的反相输入端48IOUT1余弦DAC的单极性电流输出49IOUT1B余弦DAC的补偿单极性电流输出51IOUT2B控制DAC的补偿单极性电流输出52IOUT2控制DAC的单极性电流输出55DACBP两个DAC共用的旁路电容连接端。连接在此引脚与AVDD之间的一个0.01μF的芯片电容，可以改善少许的谐波失真和SFDR56DACRSET两个DAC共用的设置满刻度输出电流的连接端。RSET=39.9V/IOUT。通常RSET的范围是8kΩ(5mA)～2kΩ（20mA）61PLLFILTER此引脚提供REFCLK倍频器的PLL环路滤波器的外部零度补偿网络的连接。零度补偿网络由一个1.3kΩ电阻和一个0.01μF的电容串联组成。网络的另一端应该连接到AVDD，尽可能地靠近引脚60。为了得到最好的噪声性能，通过设置控制寄存器1E中的“旁路PLL”位，而将REFCLK倍频器旁路64DIFFCLKENABLE差分REFCLK使能。此引脚为高电平时，差分时钟输入，REFCLK和REFCLKB（引脚69端和引脚端68）被使能26768REFCLKB互补（相位偏移180°）差分时钟信号。当单端时钟模式被选择时，用户应该设置此引脚端电平。信号电平与REFCLK相同69REFCLK单端（CMOS）逻辑电平必需）基准时钟输入或差分时钟输入信号之一。在差分基准时钟模式下，两路输入可能是CMOS的逻辑电平，或者有比以400mV（峰峰值）方波或正弦波为中心的区域加大约1.6V直流的区域70S/PSELECT在串行编程模式（逻辑低电平）和并行编程模式（逻辑高电平）之间选择71MASTERRESET初始化串行/并行编程总线，为用户编程做准备；设置编程寄存器为“do-nothing”状态，在逻辑高电平时起作用。在电源导通状态下，MASTERRESET是保证正确操作的基本要素AD9852有五种可编程工作模式。若要选择一种工作模式，需要对控制寄存器内的3位模式控制位进行编程，如表5.1.4所示。表5.1.4AD9852模式控制位模式位2模式位1模式位0工作模式000单音调001FSK010斜坡FSK011线性调频脉冲100BPSK在每种模式下，有一些功能是不允许的。表5.1.5列出了在每个模式下允许的功能。表5.1.5AD9852在各模式下允许的功能模式相位调节1相位调节2单端FSK/BPSK或HOLD单端键控整形相位偏移补偿或调制幅度控制或调制反相正弦滤波器频率调谐字1频率调谐字2自动频率扫描单音调√××√√√√√××FSK√×√√√√√√√×斜坡FSK√×√√√√√√√√线性调频脉冲√×√√√√√√×√BPSK√√√√×√√√××注：√表示该功允许；×表示该功禁止5.1.3信号发生器电路结构采用AD9852构成的信号发生器内部结构如图5.1.3所示，由AD9852芯片，控制接口，基准时钟，滤波电路，电源和输出接口等部分构成。本信号发生器电路能实现的功能如下：输出信号频率范围为0～120MHz；输出信号幅度程控可调；输出模拟AM信号；输出模拟FM信号；输出ASK调制信号；输出FSK调制信号；输出PSK调制信号；输出扫频信号；输出低抖动方波时钟信号；输出可变幅度控制信号。268图5.1.3采用AD9852构成的信号发生器内部结构由AD9852构成的信号发生器通过控制接口，对AD9852内部寄存器进行编程控制，使其工作在不同的模式下，输出所需的信号。50MHz有源晶振输出的基准参考时钟经差分接收驱动芯片MC100LVEL16变换后为AD9852提供稳定，低抖动的时钟信号，用户也可自行选择从BNC插座输入外部的基准时钟信号。AD9852输出的信号经七阶切比雪夫滤波器滤波后输出，七阶切比雪夫滤波器滤波电路如图5.1.4所示。C712.2pFC7027pFC7312pFC7247pFC758.2pFC7439pFC7622pFGNDGNDGNDGNDP2F_out1GNDC812.2pFC8027pFC8312pFC8247pFC858.2pFC8439pFC8622pFGNDGNDGNDGNDP3F_out2GNDC912.2pFC9027pFC9247pFC9312pFC958.2pFC9439pFC9622pFGNDGNDGNDP4F_out3IOUT1IOUT1BIOUT2GNDGNDL182nHL268nHL368nHL482nHL568nHL668nHL782nHL868nHL968nHVINVINB图5.1.4七阶切比雪夫滤波电路在本信号发生器电路中，AD9852的外部基准使用50MHz的高稳定度有源晶振，经AD9852内部6倍频后得到300MHz的系统时钟，能产生0Hz～120MHz的正弦信号，输出信号杂散噪声小。能产生模拟AM、模拟FM、ASK、FSK和PSK等多种信号，频率稳定度10-6，与晶振的稳定度相同