DRC-LVS-后仿真.

设计规则检查DRC及一致性检查LVS工具2013年03月26日主要内容设计规则检查DRC(DesignRuleCheck)一致性检查LVS(LayoutVersusschematic)后仿真（Post-Simulation）演示浙大微电子2/61浙大微电子3/61版图绘制要根据一定的设计规则来进行，也就是说一定要通过DRC（DesignRuleCheck）检查。编辑好的版图通过了设计规则的检查后，有可能还有错误，这些错误不是由于违反了设计规则，而是可能与实际线路图不一致造成。版图中少连了一根连线这样的小毛病对整个芯片来说都是致命的，所以编辑好的版图还要通过LVS（LayoutVersusSchematic）验证。编辑好的版图通过寄生参数提取程序来提取出电路的寄生参数，电路仿真程序可以调用这个数据来进行后仿真。浙大微电子4/61schematicPre-simDRCLVSPost-simlayout浙大微电子5/61DRC—DesignRuleCheck浙大微电子6/61DRC基本概念DRC是为了保证版图满足流片厂的设计规则。模拟版图和自动布局布线工具产生版图都需要进行DRC。DRC流程浙大微电子7/61DesignRule的简介检查版图设计与工艺规则的一致性基本设计规则包括各层的宽度、间距及不同层次之间的间距、包含关系等DesignRule的规定是基于工艺的变化而变化的在特殊的设计需求下，Designrule允许部分的弹性。但是设计人员需掌握违背了rule对电路的影响浙大微电子8DRC中常见术语浙大微电子9浙大微电子10浙大微电子11DRC工具简介MentorCalibreCadenceDraculaSynopsysHercules浙大微电子12/61CalibreDRC流程1.DRC文件准备2.启动软件3.打开版图4.Calibre设置5.Check6.查看结果7.修改保存再进行第5步，直到没有错误（密度错误除外）浙大微电子13/61DRC文件准备去流片厂网站下载最新版本DRC文件SmicDR2R_cal40_log_ll_sali_p1mx_1tm_121825.drc路径/home/smic/SMIC40nmPDK/SPDK40LL_1125_CDS_Prev1.3.3/SPDK40LL_1125_1TM_CDS_Prev1.3.3/smic40ll_1125_1tm_cds_1P7M_2011_10_25_Prev1.3.3/Calibre/DRC浙大微电子14/61软件启动与启动Cadence软件一样进入要启动软件的目录cdfsk(自己起的名字)source/opt/demo/cdsmmsim7_cal11.envicfb&浙大微电子15/61打开版图浙大微电子16/61注意：ppt中部分操作步骤是通过动画展示的，请用放映模式观看。启动Calibre并设置1/2浙大微电子17/61启动Calibre并设置1/2/home/smic/SMIC40nmPDK/SPDK40LL_1125_CDS_Prev1.3.3/SPDK40LL_1125_1TM_CDS_Prev1.3.3/smic40ll_1125_1tm_cds_1P7M_2011_10_25_Prev1.3.3/Calibre/DRC浙大微电子18/61启动Calibre并设置1/2浙大微电子19/61启动Calibre并设置1/2浙大微电子20/61启动Calibre并设置1/2浙大微电子21/61RUNDRC启动Calibre并设置2/2浙大微电子22/61结果查看绿色对号表示此项检查通过红色叉号表示此项检查有误错误情况说明双击上图数字，可以进行错误定位浙大微电子23/61只显示出错项目去掉次复选框浙大微电子24/61演示浙大微电子25/61LVS—LayoutVersusschematic浙大微电子26/61通过DRC的版图还需要进行LVS也就是版图和线路图比较。实际上就是从版图中提取出电路的网表来，再与线路图的网表比较。浙大微电子27/61浙大微电子28/61版图电路图一致性检查LVSLVS目的就是为了检查版图与电路图或者数字网表一致。有三种LVS形式：版图对模拟电路图版图对数字网表版图对混合网表（既有数字网表，又有模拟电路图）浙大微电子29/61版图对模拟电路图LVS1.准备LVS文件2.打开电路图及版图3.启动Calibre4.设置5.核对6.查看结果7.如果有错，修改版图并保存，返回第5步，直到出现笑脸。浙大微电子30/61LVS文件准备去流片厂网站下载最新版本LVS文件SmicSP1R_cal40_LL_sali_p1mtx_11182533.lvs路径/home/smic/SMIC40nmPDK/Calibre/LVS/浙大微电子31/61打开电路图及版图启动Cadence软件打开要做LVS的电路图和版图浙大微电子32/61打开版图浙大微电子33/61启动Calibre并设置1/2浙大微电子34/61/home/smic/SMIC40nmPDK/SPDK40LL_1125_CDS_Prev1.3.3/SPDK40LL_1125_1TM_CDS_Prev1.3.3/smic40ll_1125_1tm_cds_1P7M_2011_10_25_Prev1.3.3/Calibre/LVS浙大微电子35/61浙大微电子36/61第一次做选择从schematic导出模拟网表，下次再做不需要选中次选项，只用在上面Files中输出第一次导出的模拟网标，浙大微电子37/61浙大微电子38/61RUNLVS浙大微电子39/61结果查看浙大微电子40/61结果查看浙大微电子41/61演示浙大微电子42/61后仿真—PostSimulation浙大微电子43/61提取版图中的寄生参数并将其代入电路中进行仿真。这就是我们所说的后仿真。浙大微电子44/61打开版图浙大微电子45/61启动Calibre并设置1/2浙大微电子46/61/home/pdk/smic40llrf_1125_2tm_cds_1P8M_2012_10_30_v1.4/Calibre/LVS/SmicSP1RR1R_cal40_LLRF_sali_plmtx_11182533_V1.4_1R_XRC.lvs浙大微电子47/61浙大微电子48/61netlist选择生成格式为spectre，name从layout来浙大微电子49/61RUNPEX浙大微电子50/61生成三个文件，其中***.netlist是主文件，包含版图本身的元件，在主文件中有两个include语句，将两个寄生参数文件包含进来若采用spectre仿真器，需将三个文件都加上.scs的后缀（在主文件的include中也要做相应的修改）浙大微电子51/61*.netlist文件的修改Include前添加：library***sectionttEnd后添加：endsectionttendlibrary******可以是任意字符，注意前后一致即可浙大微电子52/61打开symbol视图，Design-Saveas…ViewName修改为spectrepostsimulation时调用这个symbol，在model库中添加提取出来的.netlist.scsfile浙大微电子53/61修改symbol的CDF参数浙大微电子54/61在ComponentParameters中选择Add，在弹出的对话框中，name项填写Model，prompt项填写ModelName，点击OK保存。浙大微电子55/61浙大微电子56/61建立后仿环境后仿设置浙大微电子57/61浙大微电子58/61浙大微电子59/61演示浙大微电子60/61END浙大微电子61/61