DSP讲义15-4

第四讲DSP最小硬件系统的设计4.1引言一个DSP硬件系统可以分为最小硬件系统设计和外围接口设计两个部分。本讲主要介绍DSP最小硬件系统的设计，包括复位、时钟、电源及存储器接口等.5402最小系统原理图5402最小系统5402最小系统电源图继续返回第四讲DSP最小硬件系统的设计第四讲DSP最小硬件系统的设计第四讲DSP最小硬件系统的设计第四讲DSP最小硬件系统的设计返回第四讲DSP最小硬件系统的设计第四讲DSP最小硬件系统的设计第四讲DSP最小硬件系统的设计返回4.2DSP系统的基本硬件设计4.2.1复位电路电压公式：电源刚加上电时，TMS320DSP芯片处于复位状态，/RS低使芯片复位为使芯片初始化正确，一般应保证/RS为低至少持续3个CLKOUT周期但是，在上电后，系统的晶体振荡器一般需要儿百毫秒的稳定期，一般为100~200ms。选择R=100K,C=47μ，可得t1=167ms。●此种复位特点：提问：输入方式比较，阻容颠倒可以不？存在不足：有时不能可靠复位简单如何设计复位电路4.2DSP系统的基本硬件设计4.2.1复位电路上电触发掉电保护触发4.2DSP系统的基本硬件设计4.2.2时钟电路4.2DSP系统的基本硬件设计4.2.2时钟电路TMS320VC5402内部具有一个可编程锁相环（PLL)，它可以配置为两种模式：(1)PLL模式。输入时钟乘以一个1~31之间的常数；(2)DIV模式。输入时钟除以2或4。软件可编程PLL受一个存储器映射（地址为58h）的时钟模式寄存器CLKMD控制，CLKMD用于定义PLL时钟模块的配置。复位后CLKMD的值根据DSP芯片三根输入引脚CLKMD1~CLKMD3确定，从而确定DSP的工作时钟。4.2DSP系统的基本硬件设计4.2.2时钟电路由于DSP的程序需要从外部低速EPROM、EEPROM中调入，可以采用较低工作频率的DSP复位时钟模式，待程序全部调入到内部快速RAM后，再用软件重新配置CLKMD的值，使芯片工作在较高的频率上。例如:设外部晶体频率是10MHz，设置CLKMD1~CLKMD3=111，则复位后DSP的工作频率是10MH/2=5MHz。用软件重新设置CLKMD=9007H,就可以使DSP工作在10x10MHz=100MHz的频率。4.2DSP系统的基本硬件设计4.2.3电源设计为了降低芯片功耗，近来推出的DSP芯片大部分采用低电压供电方式，并月采用内核电压和I/O电压分开的方式。电源分两种，即内核电源（Cvdd）和I/O电源（Dvdd)，其中I/O电源一般采用3.3V电压，而内核电源电压分为3.3V或2.5V甚至更低，降低内核电压的主要目的还是降低功耗。以TMS320VC5402为例子:CVDD=1.8VDVDD=3.3V4.2DSP系统的基本硬件设计4.2.3电源设计4.2DSP系统的基本硬件设计4.2.3电源设计4.2DSP系统的基本硬件设计4.2.3电源设计1.电源电压结构及要求4.2DSP系统的基本硬件设计4.2.3电源设计2.电流要求电流消耗主要取决于器件的激活度，CVdd消耗的电流主要取决于CPU的激活度，外设消耗的电流取决于正在工作的外设及其速度。与CPU相比，外设消耗的电流是比较小的。时钟电路也需要消耗一小部分电流，而且这部分电流是恒定的，与CPU和外设的激活程度无关。4.2.3电源设计2.电流要求CVdd(int)为器件的所有内部逻辑提供电流，包括CPU、时钟电路和所有外设。DVdd(IO)只为外部接口引脚提供电压，消耗的电流取决于外部输出的速度和数量，以及在这些输出上的负载电容。例如：TMS320VC549的每MHz(CLKOUT)消耗的平均电流是0.45mA，峰值电流为每MHz(CLKOUT)1.1mA。按1.5mA来计算，TMS320VC549工作在100MHz的最大估计电流为：(1.5mA/MHz)X(100MHz)=150mA4.2DSP系统的基本硬件设计4.2.3电源设计3.加电次序由于有两个电源，需要考虑的问题是加电次序。理想情况下，DSP芯片上的两个电源同时加电，但是在一些场合很难做到。如果不能做到同时加电，应先对DVdd加电，然后对CVdd加电。DVdd应不超过CVdd电压2V。CVdd不能超过DVdd的电压为1个二极管压降(约0.5V)，否则有可能损坏器件。FPGA的顺序4.2DSP系统的基本硬件设计4.2.3电源设计4.电压的产生4.2DSP系统的基本硬件设计4.2.3电源设计5.电源解决方案(1)单3.3V电压输出。TI公司的TPS7133、TPS7233、TPS7333,或其他公司的芯片，如Maxim的Max604Linear公司的LT1117、LT1764等。(2)单电源可调电压输出。TI公司的TPS7101、TPS7201等芯片能够提供可调节的输出电压（1.2~9.75v）。电压调节是通过改变外接的两个电阻的阻值实现的。可调的应用：不是主流电压4.2DSP系统的基本硬件设计4.2.3电源设计5.电源解决方案(3)双电源输出。TI公司的TPS73HD301、TPS73HD325和TPS73HD318。TPS73HD301的输出电压为一路3.3V、一路可调输出(1.2~9.75v);TPS73HD325的输出电压为一路3.3V、一路2.5V;TPS73HD318的输出电压为一路3.3V、一路1.8V。每路电源的最大输出电流为750mA。4.2DSP系统的基本硬件设计4.2.3电源设计5.电源解决方案4.2DSP系统的基本硬件设计4.2.3电源设计5.电源解决方案4.2DSP系统的基本硬件设计4.2.3电源设计5.电源解决方案1.8V4.2DSP系统的基本硬件设计4.2.3电源设计5.电源解决方案4.2DSP系统的基本硬件设计4.2.3电源设计5.电源解决方案4.2DSP系统的基本硬件设计4.2.3电源设计5.电源解决方案输出提高4.2DSP系统的基本硬件设计4.2.3电源设计5.电源解决方案DC-DC模块4.2DSP系统的基本硬件设计DSP芯片中有了锁相环(PLL)，输入时钟频率与CPU工作频率之间的关系不再是2:1了。TMS320C54x-40的DSP芯片，其尾数40表示CPU运行的最高频率（单位为MHz），由于大多数指令都是单周期指令，所以这种DSP的运行速率也就是40MIPs（每秒执行4000万条指令）。一个40MIPs的DSP芯片，其机器周期为25ns。如果不插等待状态，就要求外部器件的存取时间ta15ns。如果C54x与慢速器件相接口，这就需要通过软件或硬件的方法插入等待状态。4.2.4等待状态发生器4.2DSP系统的基本硬件设计4.2.4等待状态发生器4.2DSP系统的基本硬件设计4.2.4等待状态发生器(1)采用硬件等待C54x有一个输入引脚READY,CPU利用这个引脚检测外部器件是否已经做好传送数据的准备。若READY=1，表示外部器件已准备好；若READY=0，表示没有准备好，处理器就自动插入一个等待状态（所有外部地址线、数据线以及控制信号均延长一个机器周期），之后再次检测READY信号。4.2DSP系统的基本硬件设计4.2.4等待状态发生器(1)采用硬件等待如果软件等待0和1个状态，CPU是不检测READY信号的。当软件等待2~7个状态，且执行到最后一个软件等待状态结束时，/MSC引脚（为状态完成信号，输出信号）变成低电平，表示n个软件等待状态已经过去。如果需要，可以在此软件等待状态的基础上，再加外部硬件等待也就是说，只有/MSC信号变成低电平后，CPU才采样READY信号，如果在这种情况（插入2~7个软件等待状态）下，不需要再增加硬件等待，只要将/MSC脚与READY引脚相连。4.2DSP系统的基本硬件设计4.2.4等待状态发生器(1)采用硬件等待4.2DSP系统的基本硬件设计4.2.4等待状态发生器(2)采用软件等待C54x片内有一个软件等待状态寄存器(SWWSR)，可以用来设置等待状态。SWWSR映像到数据存储器。28h单元，它由6个部分组成，最高位为保留位，或外部扩展程序存储器地址控制位：4.2DSP系统的基本硬件设计4.2.4等待状态发生器(2)采用软件等待●可以通过软件为以上5个存储空间分别插入0~7个软件等待状态。4.2.4等待状态发生器(2)采用软件等待例：试为TMS320C54x-40配置：程序存储器(EPROM)8K×16位，ta=70ns数据存储器(SRAM)8K×16位，ta=12nsA/D和D/A转换器16位,转换时间=120ns画出系统的接口连线图．4.2.4等待状态发生器(2)采用软件等待程序存储器(EPROM)8K×16位，ta=70ns数据存储器(SRAM)8K×16位，ta=12nsA/D和D/A转换器16位,转换时间=120ns●数据存储器可以不插入等待状态，●程序存储器插入3个等待●A/D、D/A外部设备插入5个等待●状态软件等待状态寄存器(SWWSR)应配置为：●数据存储器可以不插入等待状态，●程序存储器插入3个等待●A/D、D/A外部设备插入5个等待●状态软件等待状态寄存器(SWWSR)应配置为：4.2.4等待状态发生器(2)采用软件等待4.2.4等待状态发生器(3)采用软硬件混合等待4.2.4等待状态发生器(3)采用软硬件混合等待如图：当CPU寻址外部程序存储器时，将SWWSR中相应的字段值加载到计数器。如果这个字段值不为000，就会向CPU发出一个“没有准备好”信号，等待状态计数器启动工作。没有准备好的情况一直保持到计数器减到0和外部READY线置高电平为止。外部READY信号和内部等待状态的READY信号经过一个与门产生CPU等待信号，加到CPU的/WAIT端。当计数器减到0（内部等待状态的READY信号变为高电平），且外部READY也为高电平时，CPU的/WAIT端由低变高，结束等待状态。4.2.4等待状态发生器(3)采用软硬件混合等待等待一个周期4.33.3V和5V混合逻辑系统设计TMS320C54x等新一代DSP芯片的I/O工作电压是3.3V，因此，其I/O电平也是3.3V逻辑电平。在设计DSP系统时，如果外围芯片的工作电压也是3.3V，那么就可以直接连接。但是，由于现有很多外围芯片的工作电压都是5V，如EPROM、EEPROM、SRAM、模数转换芯片等，因此，就存在一个如何将3.3VDSP芯片与这些5V供电芯片的可靠接口的问题。DSP、FPGA、MCU4.33.3V和5V混合逻辑系统设计1.各种电平的转换标准COMS的特点？VOLmaxVILmaxVOHminVHLminVo、Vi：很高4.33.3V和5V混合逻辑系统设计2.3.3V与5V电平转换的4种情形4.33.3V和5V混合逻辑系统设计2.3.3V与5V电平转换的4种情形(1)5VTTL器件驱动3.3VTTL器件。由于5VTTL和3.3VTTL的电平转换标准是一样的，因此，如果3.3V的器件能够承受5V电压，直接相接从电平上来说是完全可以的。4.33.3V和5V混合逻辑系统设计2.3.3V与5V电平转换的4种情形(2)3.3VTTL器件(LVC)驱动5VTTL器件。由于两者的的电平转换标准是一样的，因此不需要额外的器件就可以将两者直接相接。只要3.3V器件的VOH和VOL电平分别是2.4V和0.4V,5V器件就可以将输入读为有效电平，因为它的VIH和VIL电平分别是2V和0.8V。4.33.3V和5V混合逻辑系统设计2.3.3V与5V电平转换的4种情形(3)5VCMOS驱动3.3VTTL器件(LVC)。显然，两者的转换电平是不一样的。但是能够承受5V电压的3.3V器件能够正确识别5V器件送来的电平值。采用能够承受5V电压的LVC器件，5V器件的输出是可以直接与3.3V器件的输入端接口的。PCI接口与FPGA4.33.3V和5V混合逻辑系统设计2.3.3V与5V电平转换的4种情形(4)3.3VTTL器件(LVC)驱动5VCMOS。两者的电平转换标准是不一样的，因此，3