EDA复习题(终)

《电子设计自动化》复习题一．选择题1．大规模可编程器件主要有FPGA、CPLD两类，下列对CPLD结构与工作原理的描述中，正确的是_____C__。A.CPLD即是现场可编程逻辑器件的英文简称；B.CPLD是基于查找表结构的可编程逻辑器件；C.早期的CPLD是从GAL的结构扩展而来；D.在Altera公司生产的器件中，FLEX10K系列属CPLD结构；2．综合是EDA设计流程的关键步骤，综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；在下面对综合的描述中，___C______是错误的。A.综合就是将电路的高级语言转化成低级的，可与FPGA/CPLD的基本结构相映射的网表文件；B.综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系不是唯一的；C.综合是纯软件的转换过程，与器件硬件结构无关；D.为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束。3．IP核在EDA技术和开发中具有十分重要的地位，IP分软IP、固IP、硬IP；下列所描述的IP核中，对于硬IP的正确描述为_____B_____。A.提供用VHDL等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路；B.提供设计的最总产品----掩膜；C.以网表文件的形式提交用户，完成了综合的功能块；D.都不是。4．下面对利用原理图输入设计方法进行数字电路系统设计，那一种说法是不正确的___B___。A.原理图输入设计方法直观便捷，但不适合完成较大规模的电路系统设计；B.原理图输入设计方法无法对电路进行功能描述；C.原理图输入设计方法一般是一种自底向上的设计方法；D.原理图输入设计方法也可进行层次化设计。5．嵌套使用IF语句，其综合结果可实现_____A___。A.带优先级且条件相与的逻辑电路；B.条件相或的逻辑电路；C.三态控制电路；D.双向控制电路。6．电子系统设计优化，主要考虑提高资源利用率减少功耗----即面积优化，以及提高运行速度----即速度优化；指出下列那种方法不属于速度优化：___A________。A.资源共享B.流水线设计C.寄存器配平D.关键路径法7．大规模可编程器件主要有FPGA、CPLD两类，下列对FPGA结构与工作原理的描述中，正确的是__C__。A.FPGA是基于乘积项结构的可编程逻辑器件；B.FPGA是全称为复杂可编程逻辑器件；C.基于SRAM的FPGA器件，在每次上电后必须进行一次配置；D.在Altera公司生产的器件中，MAX7000系列属FPGA结构。8．VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述_____D______。A.器件外部特性；B.器件的综合约束；C.器件外部特性与内部功能；D.器件的内部功能。9．不完整的IF语句，其综合结果可实现___A_____。A.时序逻辑电路B.组合逻辑电路C.双向电路D.三态控制电路10．子系统设计优化，主要考虑提高资源利用率减少功耗（即面积优化），以及提高运行速度（即速度优化）；指出下列哪些方法是面积优化___B______。①流水线设计②资源共享③逻辑优化④串行化⑤寄存器配平⑥关键路径法A.①③⑤B.②③④C.②⑤⑥D.①④⑥11．下列标识符中，____B______是不合法的标识符。A.State0B.9moonC.Not_Ack_0D.signall12．关于VHDL中的数字，请找出以下数字中最大的一个：____A______。A.2#1111_1110#B.8#276#C.10#170#D.16#E#E113．IP核在EDA技术和开发中具有十分重要的地位，IP分软IP、固IP、硬IP；下列所描述的IP核中，对于硬IP的正确描述为____D______。A.提供用VHDL等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路；B.提供设计的最总产品----模型库；C.以网表文件的形式提交用户，完成了综合的功能块；D.都不是。14．在VHDL语言中，下列对进程（PROCESS）语句的语句结构及语法规则的描述中，不正确的是___C____。A.PROCESS为一无限循环语句；敏感信号发生更新时启动进程，执行完成后，等待下一次进程启动。B.敏感信号参数表中，不一定要列出进程中使用的所有输入信号；C.进程由说明部分、结构体部分、和敏感信号三部分组成；D.当前进程中声明的变量不可用于其他进程。15．VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述___B________。A.器件外部特性；B.器件的内部功能；C.器件的综合约束；D.器件外部特性与内部功能。16．下列标识符中，____B______是不合法的标识符。A.State0B.9moonC.Not_Ack_0D.signall17．下列那个流程是正确的基于EDA软件的FPGA/CPLD设计流程：BA.原理图/HDL文本输入→适配→综合→功能仿真→编程下载→硬件测试B.原理图/HDL文本输入→功能仿真→综合→适配→编程下载→硬件测试C.原理图/HDL文本输入→功能仿真→综合→编程下载→→适配硬件测试；D.原理图/HDL文本输入→功能仿真→适配→编程下载→综合→硬件测试18.请指出AlteraCyclone系列中的EP1C6Q240C8这个器件是属于__A_____A.FPGAB.CPLDC.CPUD.GAL19.CPLD的可编程是主要基于什么结构：。DA.查找表（LUT）；B.ROM可编程；C.PAL可编程；D.与或阵列可编程；20.流水线设计是一种优化方式，下列哪一项对资源共享描述正确_C。A.面积优化方法，不会有速度优化效果B.速度优化方法，不会有面积优化效果C.面积优化方法，可能会有速度优化效果D.速度优化方法，可能会有面积优化效果21.在VHDL语言中，下列对时钟边沿检测描述中，错误的是__D_____。A.ifclk’eventandclk=‘1’thenB.iffalling_edge(clk)thenC.ifclk’eventandclk=‘0’thenD.ifclk’stableandnotclk=‘1’then22.子系统设计优化，主要考虑提高资源利用率减少功耗（即面积优化），以及提高运行速度（即速度优化）；指出下列那种方法是速度优化____A_____。A.流水线设计B.资源共享C.逻辑优化D.串行化23.PLD的可编程主要基于请指出下列两种可编程逻辑基于的可编程结构：FPGA基于____A_______CPLD基于_____B_______A.LUT结构或者B.乘积项结构：24.下列优化方法中那两种是速度优化方法：____B__________、___D___A.资源共享B.流水线C.串行化D.关键路径优化25.FPGA的可编程是主要基于什么结构：___A_______A.查找表（LUT）B.ROM可编程C.PAL可编程D.与或阵列可编程26.串行化设计是一种优化方式，下列哪一项对串行化设计描述正确：____C_____A.面积优化方法，同时有速度优化效果B.速度优化方法，不会有面积优化效果C.面积优化方法，不会有速度优化效果D.速度优化方法，可能会有面积优化效果27.关于VHDL中的数字，请找出以下数字中数值最小的一个：___C_______A.2#1111_1110#B.8#276#C.10#170#D.16#E#E128.大规模可编程器件主要有FPGA、CPLD两类，下列对CPLD结构与工作原理的描述中，正确的是：____D___A.CPLD是基于查找表结构的可编程逻辑器件B.CPLD即是现场可编程逻辑器件的英文简称C.早期的CPLD是从FPGA的结构扩展而来D.在Xilinx公司生产的器件中，XC9500系列属CPLD结构29.基于VHDL设计的仿真包括有①门级时序仿真、②行为仿真、③功能仿真和④前端功能仿真这四种，按照自顶向下的设计流程，其先后顺序应该是：____D_____A．①②③④B.②①④③C．④③②①D．②④③①30.IP核在EDA技术和开发中具有十分重要的地位，IP分软IP、固IP、硬IP；下列所描述的IP核中，对于固IP的正确描述为：____D______A．提供用VHDL等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路B．提供设计的最总产品——模型库C．以可执行文件的形式提交用户，完成了综合的功能块D．都不是31.在VHDL语言中，下列对进程（PROCESS）语句的语句结构及语法规则的描述中，不正确的是：___D____A．PROCESS为一无限循环语句B．敏感信号发生更新时启动进程，执行完成后，等待下一次进程启动C．当前进程中声明的变量不可用于其他进程32．进程由说明语句部分、并行语句部分和敏感信号参数表三部分组成，对于信号和变量的说法，哪一个是不正确的：___A______A．信号用于作为进程中局部数据存储单元B．变量的赋值是立即完成的C．信号在整个结构体内的任何地方都能适用D．变量和信号的赋值符号不一样33.VHDL语言共支持四种常用库，其中哪种库是用户的VHDL设计现行工作库：___D____A．IEEE库B．VITAL库C．STD库D．WORK工作库34.下列4个VHDL标识符中正确的是：__D_____A．10#128#B．16#E#E1C．74HC124D．X_16二、EDA名词解释，写出下列缩写的中文（或者英文）含义：1.HDL硬件描述语言2.CPLD复杂可编程逻辑器件3.LUT显示查找表4.ASIC专用集成电路5.SOC单芯片系统6.VHDL超高速集成电路硬件描述语言7.FPGA现场可编程门阵列8.RTL寄存器传输级9.SOPC单芯片可编程系统10.EAB嵌入式阵列块11.JTAG联合测试工作组12.GAL通用阵列逻辑13.IP知识产权核或知识产权模块14.LPM参数化模块库15.UART通用异步守法传输器16.ISP互联网提供商17.IEEE电气和电子工程师协会18.LABlibrary库19.EDA电子设计自动化技术20.Synthesis分析与综合三．VHDL程序填空：1．下面程序是带异步复位、同步置数和移位使能的8位右移移位寄存器的VHDL描述，试补充完整。libraryieee;use.ieee.std_logic_1164.all;entitysreg8bisport(clk,rst:instd_logic;load,en:instd_logic;din:in_std-logic-vector__(7downto0);qb:outstd_logic);endsreg8b;architecturebehavofsreg8bissignalreg8:std_logic_vector(7downto0);beginprocess(clk,rst,load,en)beginifrst='1'then――异步清零reg8=other=’0’;elsifclkeventandlk=’1’then――边沿检测ifload='1'then――同步置数reg8=din;elsifen='1'then――移位使能reg8(6downto0)=reg(7downto1);endif;__endif____;endprocess;qb=__reg8_____;――输出最低位endbehav;2.下面程序是n输入与门的VHDL描述，试补充完整。__library___ieee;use___ieee.std-logic-ll64__.all;entityandnis_generic__(n:integer);--类属参数声明port(a:instd_logic_vector(_n-1_downto0);c:outstd_logic);end;___architecture____behavof_anda____is--结构体声明beginprocess(__a__)_varible_int:std_log