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杭州电子科技大学实验报告实验课程名称EDA技术实验序号1实验内容分频器与频率计设计班级123姓名吕文学号123指导教师黄某二○一四年4月18日杭州电子科技大学实验报告第2页一、实验的目的与要求实验名称:分频器与频率计设计实验目的:1、初识VerilogHDL语言熟练Verilog的语法2、学习quartus调用modelsim进行仿真3、掌握用FPGA实现简易的分频器与频率计的原理与方法实验要求:1、设计一个可控分频器,输入20MHz或12MHz时钟(可选择其中一种),输出100Hz~10kHz,输出100HZ~10kHZ,输出频率数控可调(按键或者使用In-SystemSourcesandProbes),输出波形占空比为50%,接蜂鸣器;2、设计一个简易频率计,输入为方波,测量频率的范围100HZ~9999HZ,测量精度1%,频率计输出可以接数码管或者使用In-SystemSourcesandProbes观察3、分频器输出接频率计的输入杭州电子科技大学实验报告第3页二、实验原理分频器的原理:把输入的信号作为计数脉冲,由于计数器的输出端口是按一定规律输出脉冲的,所以对不同的端口输出的信号脉冲,就可以看作是对输入信号的”分频“。频率计是对信号的频率进行测量并显示测量结果。原理就是在1秒钟内对时钟计数,得到的数字就是频率大小。频率计的设计是用一个标准的时钟20MHZ来做参照,以1s钟为周期,为20000000个周期,同时定义一个计数的变量q,当输入的端口出现上升沿的时候,变量加1,那么在一秒钟内cout的数值即为,该波形的频率。最后将分频器的输出端口接入频率计的输入端口,用频率计来测量波形的频率大小,通过比较实际的频率Fre1与测出来的频率大小Fre2,就知道了该频率计的误差。三、实验内容实验步骤1、大概的把框架建起来,把思路想好2、先设计一个符合要求的分频器3、进行仿真,看效果3、再设计一个符合要求的频率计4、用modelsim进行仿真5、把这两部分连接起来,最后进行仿真得到结果6、得到频率计的测频误差杭州电子科技大学实验报告第4页本实验分频器的时钟是20MHZ,分频出来的是100HZ~10kHZ的波形,那么就定义一个变量当做分频比[17:0]div,可以用按键来控制div的大小,继而实现分频出来的大小。分频器Veliog程序:moduleFENPIN(clk,rst,cout,dout,data);inputclk,rst;input[17:0]data;output[17:0]dout;outputcout;reg[17:0]Q1;regcout;assigndout=Q1;always@(posedgeclkornegedgerst)beginif(!rst)Q1=0;elseif(Q1=data)Q1=Q1+1;elseQ1=0;endalways@(posedgeclkornegedgerst)beginif(!rst)cout=1'b0;杭州电子科技大学实验报告第5页elseif(Q1=data/2)cout=1'b1;elsecout=1'b0;endendmodule程序设计框图仿真波形次波形可看出为[17:0]的分频比,且设置的仿真时间为5000ps杭州电子科技大学实验报告第6页生成器件总结、体会:1:要认真做好实验预习。2:学会自主学习,掌握modelsim的用法3:先多看相似的程序,在此基础上去编写会减少出错。
本文标题:EDA第一次实验报告
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