12wjyl微处理器外部结构和总线操作时序1

黄玉清制作王化建制作第五章微处理器外部结构和总线操作时序主要内容：5.18086/8088CPU的引脚功能5.28086/8088总线构成（两种模式）5.28086/8088系统总线时序黄玉清制作王化建制作学习目的通过对本章的学习，应该能够达到下列要求：描述处理器总线说明处理器的工作状态特点了解8086CPU的引脚分析8086CPU基本总线周期时序黄玉清制作教学重点最小组态下的基本引脚和总线形成最小组态下的总线时序黄玉清制作王化建制作5.18086/8088引脚功能学习外部特性,首先了解其引脚信号，关注以下几个方面：引脚的功能信号的流向有效电平三态能力输出正常的低电平、高电平外，还可以输出高阻的第三态黄玉清制作王化建制作8086CPU的两种组态最小组态（模式）MN/MX接+5V构成小规模的应用系统,只有8086一个微处理器,所有的总线控制信号均为8086产生，系统中的总线控制逻辑电路，减少到最少。最大组态（模式）MN/MX接地。用于大型（中型）8086/8088系统中,系统总是包含有两个或多个微处理器，其中一个主处理器就是8086或8088，其它的处理器称协处理器，协助主处理器工作。需要总线控制器来变换和组合控制信号。黄玉清制作王化建制作协处理器：数值运算协处理器8087：由硬件实现高精度整数浮点段运算。输入输出协处理器8089：相当两个DMA通道的处理器。增加协处理器，不再占用8086时间，大大提高系统的运算速度效率。黄玉清制作王化建制作8086的引脚图黄玉清制作王化建制作8086/8088的引脚信号(最小组态)1.数据和地址引脚2.读写控制引脚3.中断请求和响应引脚4.总线请求和响应引脚5.其它引脚黄玉清制作王化建制作1.数据和地址引脚AD15～AD0（Address/Data）(2-14脚，39脚）双向，三态，高电平有效。分时传送16位数据和地址的低16位。由ALE锁存地址信息。在总线周期T1用来输出地址，在其他时钟周期中，读周期时处于悬浮状态，写周期时传送数据。黄玉清制作王化建制作1.数据和地址引脚（续）A19/S6～A16/S3（Address/Status）（35-38脚）地址/状态分时复用引脚，输出、三态这些引脚在访问存储器的第一个时钟周期T1输出高4位地址A19～A16在访问外设的第一个时钟周期全部输出低电平无效其他时间输出状态信号S6～S3（S3S4的代码组合和段寄存器有关,S5只是IF状态，S6表示当前正在于总线相连）黄玉清制作王化建制作2.读写控制引脚ALE（AddressLatchEnable）（25脚）地址锁存允许，输出、三态、高电平有效ALE引脚高有效时，表示复用引脚：AD15～AD0和A19/S6～A16/S3正在传送地址信息由于地址信息在这些复用引脚上出现的时间很短暂，所以系统可以利用ALE引脚将地址锁存起来黄玉清制作王化建制作2.读写控制引脚（续1）M/IO*（InputandOutput/Memory）（28脚）I/O或存储器访问，输出、三态该引脚输出低电平时，表示CPU将访问I/O端口，这时地址总线A15～A0提供16位I/O口地址该引脚输出高电平时，表示CPU将访问存储器，这时地址总线A19～A0提供20位存储器地址（8088正好相反）黄玉清制作王化建制作2.读写控制引脚（续2）WR*（Write）（29脚）写控制，输出、三态、低电平有效有效时，表示CPU正在写出数据给存储器或I/O端口RD*（Read）（32脚）读控制，输出、三态、低电平有效有效时，表示CPU正在从存储器或I/O端口读入数据黄玉清制作王化建制作2.读写控制引脚（续3）M/IO*、WR*和RD*是最基本的控制信号组合后，控制2种基本的总线周期总线周期M/IO*WR*RD*存储器读高高低存储器写高低高I/O读低高低I/O写低低高黄玉清制作王化建制作基本控制信号的组合方法黄玉清制作王化建制作BHE*/S7（34脚）高8位数据总线允许/状态复用引脚输出，三态，低电平有效。在T1时钟周期为低电平表示高8位数据线AD8~AD15上数据有效，否则表示只使用AD0~AD7上的8位数据。由ALE锁存。和A0可用于分别选中奇偶地址的字或字节。T2/T3/TW/T4周期输出S7,但8086的S7状态没定义在8088下叫SS0*2.读写控制引脚（续3）黄玉清制作王化建制作2.读写控制引脚（续4）SS0*（SystemStatus0）（8088的34脚）8088最小组态模式下的状态输出信号它与IO/M*和DT/R*一道，通过编码指示CPU在最小组态下的8种工作状态：（表5.3）1.取指5.中断响应2.存储器读6.I/O读3.存储器写7.I/O写2.过渡状态8.暂停黄玉清制作王化建制作2.读写控制引脚（续5）DEN*（DataEnable）（26脚）数据允许，输出、三态、低电平有效有效时，表示当前数据总线上正在传送数据，可利用他来控制对数据总线的驱动DT/R*（DataTransmit/Receive）（27脚）数据发送/接收，输出、三态该信号表明当前总线上数据的流向高电平时数据自CPU输出（发送）低电平时数据输入CPU（接收）黄玉清制作王化建制作2.读写控制引脚（续2）READY（22脚）存储器或I/O口就绪，输入、高电平有效在总线操作周期中，8086CPU会在第3个时钟周期的前沿(上升沿）测试该引脚如果测到高有效，CPU直接进入第4个时钟周期如果测到无效，CPU将插入等待周期TwCPU在等待周期中仍然要监测READY信号，有效则进入第4个时钟周期，否则继续插入等待周期Tw。黄玉清制作王化建制作3.中断请求和响应引脚INTR（InterruptRequest）（18脚）可屏蔽中断请求，输入、高电平有效有效时，表示请求设备向CPU申请可屏蔽中断该请求的优先级别较低，并可通过关中断指令CLI清除标志寄存器中的IF标志、从而对中断请求进行屏蔽黄玉清制作王化建制作3.中断请求和响应引脚（续1）INTA*（InterruptAcknowledge）（24脚）可屏蔽中断响应，输出、低电平有效有效时，表示来自INTR引脚的中断请求已被CPU响应，CPU进入中断响应周期中断响应周期是连续的两个，每个都发出有效响应信号，以便通知外设他们的中断请求已被响应、并令有关设备将中断向量号送到数据总线黄玉清制作王化建制作3.中断请求和响应引脚（续2）NMI（Non-MaskableInterrupt）（17脚）不可屏蔽中断请求，输入、上升沿有效有效时，表示外界向CPU申请不可屏蔽中断该请求的优先级别高于INTR，并且不能在CPU内被屏蔽当系统发生紧急情况时，可通过他向CPU申请不可屏蔽中断服务黄玉清制作王化建制作4.总线请求和响应引脚HOLD（31脚）总线保持（即总线请求），输入、高电平有效有效时，表示总线请求设备向CPU申请占有总线该信号从有效回到无效时，表示总线请求设备对总线的使用已经结束，通知CPU收回对总线的控制权黄玉清制作王化建制作2.总线请求和响应引脚（续1）HLDA（HOLDAcknowledge）（30脚）总线保持响应（即总线响应），输出、高电平有效有效时，表示CPU已响应总线请求并已将总线释放此时CPU的地址总线、数据总线及具有三态输出能力的控制总线将全面呈现高阻，使总线请求设备可以顺利接管总线待到总线请求信号HOLD无效，总线响应信号HLDA也转为无效，CPU重新获得总线控制权黄玉清制作王化建制作5.其它引脚RESET（21脚）输入，高电平有效（保持4个时钟周期）。使CPU停止现行操作,并初始化：•标志寄存器，IP,DS,SS,ES及指令队列清零；•CS设置为FFFFH。复位结束时CPU从FFFF0H开始执行程序，一般在此放置跳转语句，CPU对系统初始化装入操作系统等黄玉清制作王化建制作5.其它引脚（续1）CLK（Clock）（19脚）时钟输入系统通过该引脚给CPU提供内部定时信号。8086的标准工作时钟为5MHzIBMPC/XT机的8086采用了2.77MHz的时钟，其周期约为210ns黄玉清制作王化建制作5.其它引脚（续2）Vcc（40脚）电源输入，向CPU提供＋5V电源GND（20脚）接地，向CPU提供参考地电平MN/MX*（Minimum/Maximum）（33脚）组态选择，输入接高电平时，8086引脚工作在最小组态；反之，8086工作在最大组态黄玉清制作王化建制作5.其它引脚（续3）TEST*（23脚）测试，输入、低电平有效该引脚与WAIT指令配合使用当CPU执行WAIT指令时，将在每个时钟周期对该引脚进行测试：如果无效，则程序踏步并继续测试；如果有效，则程序恢复运行也就是说，WAIT指令使CPU产生等待，直到引脚有效为止在使用协处理器8087时，通过引脚和WAIT指令，可使8086与8087的操作保持同步黄玉清制作王化建制作8086CPU引脚功能8086与8088CPU引脚区别：8086有16位数据线，与地址线A0-A15兼用；20位地址线,寻址空间达到1MB；8088有8位数据线，与地址线A0-A7兼用；8086与8088CPU引脚28信号相反M/IO,IO/M)引脚34信号，功能与8086有不同黄玉清制作王化建制作地址/数据线地址/状态线非屏蔽中断可屏蔽中断请求最小最大模式控制MN/MX=1,最小模式MN/MX=0,最大模式读信号总线保持请求信号总线保持相应信号写信号存储器/IO控制信号M/IO=1,选中存储器M/IO=0,选中IO接口数据发送/接收信号DT/R=1,发送DT/R=0,接收数据允许信号地址允许信号中断响应信号测试信号:执行WAIT指令，CPU处于空转等待;TEST有效时,结束等待状态。准备好信号:表示内存或I/O设备准备好，可以进行数据传输。复位信号8086CPU引脚功能总结黄玉清制作王化建制作8086在最小模式下的典型配置：1、MN/MX接+5V；2、一片8284,作为时钟发生器;3、三片8282或74LS373,作地址锁存器;4、二片8286/8287,作总线驱动器;5.28086/8088总线构成(两种模式）5.2.1最小模式（组态）MN/MX接+5V构成小规模的应用系统,只有8086一个微处理器,所有的总线控制信号均为8086产生，系统中的总线控制逻辑电路，减少到最少。黄玉清制作王化建制作三态门具有单向导通和三态的特性EAB00/1高阻状态10/10/1EAB5.2.18086/8088最小模式：三态门、单向锁存器常见单向锁存器8282黄玉清制作王化建制作8282锁存器5.2.18086/8088最小模式：8282锁存器黄玉清制作王化建制作双向三态缓冲器5.2.18086/8088最小模式：双向三态缓冲器OE＝0，导通T＝1A→BT＝0A←BOE＝1，不导通双向三态门具有双向导通和三态的特性黄玉清制作王化建制作控制端连接在一起，低电平有效可以双向导通输出与输入同相每一位都是一个双向三态门，8位具有共同的控制端5.2.18086/8088最小模式：双向三态缓冲器双向8位三态缓冲器8286黄玉清制作王化建制作8282锁存器与8086的连接5.2.18086/8088最小模式：8282锁存器作地址锁存器黄玉清制作王化建制作T=1,发送;T=0,接收5.2.18086/8088最小模式：数据收发器8286与8088的连接黄玉清制作王化建制作5.2.18086/8086最小模式：典型配置黄玉清制作王化建制作黄玉清制作王化建制作5.2.28086/8088最大模式MN/MX（33引脚）引线接地时，处于最大模式。QS1、QS2（25、24引脚）：队列状态信号。00无操作01取走指令队列第一个字节10队列空11取走指令队列后续字节代码特点：需要总线控制器来变换和组合控制信号。5.2.28086CPU的最大模式黄玉清制作王化建制作S2、S1、S0：输出（28、27、26引脚）000中断响应001读I/O口010写I/O口011暂存100取指令101读存储器110写存储器111无源状态