13时序逻辑电路.

时序逻辑电路-1-13时序逻辑电路13.1集成触发器13.2时序逻辑电路13.3555定时器及其应用*13.0概述时序逻辑电路-2-组合逻辑电路：门电路数字电路：时序逻辑电路：触发器组合逻辑电路当前输出仅由当前输入决定，与过去输出无关输出到输入无反馈输入取值确定后，输出随之而定无时序问题，输入输出表现为静态关系时序逻辑电路当前输出不仅与当前输入有关，还与过去输出有关输出到输入有无反馈输入取值确定后，还需知道原先输出才能确定新的输出有时序问题，输入输出表现为动态关系13.0概述时序逻辑电路-3-13.1集成触发器13.1.1基本RS触发器概述13.1.2同步RS触发器和D锁存器13.1.3正边沿触发的D触发器13.1.4负边沿触发的JK触发器（无时钟同步）（有时钟同步）时序逻辑电路-4-触发器分为:RS触发器、D触发器、JK触发器和T触发器。1）具有0和1两个稳定状态(双稳态）。在触发信号作用下,可以从一种稳定状态转换到另一种稳定状态。2）具有记忆功能。触发器当前的输出状态不仅与当时的输入有关,而且与以前的输出状态有关,这是触发器和门电路的最大区别。触发器的特点：时序逻辑电路-5-QQ，两个输出分别记为13.1.1基本RS触发器特点电路组成两个输入分别记为SR，1）两个输出端Q、Q的状态相反；2）具有两个稳定状态：一个称之0态Q=0(Q=1）一个称之1态Q=1(Q=03）外加触发信号，能实现两种稳态的相互转换。两个与非门组成，输出输入交叉连接。10S、R均是低电平有效。QQSR&G1&G2S、R4）既是输入信号，又是触发信号。时序逻辑电路-6-00（1）当SD=1RD=0时如果Qn=1Qn=0时则Qn+1=0Qn+1=1Q从1态翻转至0态如果Qn=0Qn=1时则Qn+1=0Qn+1=1时Q维持0态不变1RD：置0端，复位端基本RS触发器工作原理=11001111000011&G2&G1&G2&G1QQQQSDRDRDSD=1=1时序逻辑电路-7-&G2&G1&G2&G1QQQQSDRDRDSD=1=1（2）当SD=0RD=1时如果Qn=1Qn=0时则Qn+1=1Qn+1=0Q从0态翻转至1态如果Qn=0Qn=1时则Qn+1=1Qn+1=0Q维持1态不变1010100111SD：置1端，或置位端001100时序逻辑电路-8-&G2&G1QQSDRD=1=1&G2&G1QQRDSD=1=1（3）当SD=1RD=1时如果Qn=1Qn=0时则Qn+1=0Qn+1=1如果Qn=0Qn=1时则Qn+1=1Qn+1=0Q维持1态不变Q维持0态不变当SDRD保持高电平不变时，输出端原态不变。11000011时序逻辑电路-9-1100则Q=1Q=1当SD=0RD=0时（4）此种情况1.Q与Q不符合逻辑相反要求;2.SD,RD同时变高后，Q态不确定.禁止!QQSDRD&G1&G2时序逻辑电路-10-基本RS触发器逻辑状态转换表SDRDQn+1011置位100复位11Qn记忆00不定禁止符号SD——置位端RD——复位端Q与Q互补QQSDRD&G1&G2SDRDQQ时序逻辑电路-11-波形图反映触发器输入信号取值和输出状态之间对应关系的图形称为波形图RSQQ置1置0置1置1置1保持禁止不定时序逻辑电路-12-基本RS触发器的特点（1）触发器的下一输出状态不仅与当前输入状态有关，而且与当前的输出状态有关。（2）电路具有两个稳定状态，在无外来触发信号作用时（R=1,S=1)，电路将保持原状态不变。（3）在外加有效触发信号时，状态可以翻转，实现置0或置1。（4）在稳定状态下两个输出端的状态为互补关系。（5）禁止两个输入同时有效（R=0,S=0)在数字电路中，凡根据输入信号R、S的不同，具有置0、置1和保持功能的电路，都称为RS触发器。时序逻辑电路-13-集成基本4-RS触发器(a)74LS279的引脚图16151413121110974LS27912345678VCC4S4R4Q3SA3SB3R3Q1R1SA1SB1Q2R2S2QGND(b)CC4044的引脚图161514131211109CC404412345678VDD4S4R1Q3R3S3Q2Q4QNC1S1REN2R2SVSSEN＝1时工作EN＝0时禁止1S3S引脚前的数字表示触发器的序号时序逻辑电路-14-基本RS触发器同步RS触发器和D锁存器（触发器）正边沿触发的D触发器负边沿触发的JK触发器JK触发器→D触发器JK触发器→T触发器JK触发器→T＇触发器触发器电平触发时序逻辑电路-15-&G3&G4&G1&G2RDSDRSCPQQCPSRQn+10××Qn0111当CP=0时，无论S，R取何值，G3，G4输出均为1，触发器输出状态保持不变，S，R被封锁101.同步RS触发器逻辑状态表11010110011110Qn禁止不定CP为同步时钟脉冲13.1.2同步RS触发器和D锁存器1111010011010101110011直接置1端直接置0端在CP=1时,R、S的变化才能引起触发器的输出状态的改变。CP为高电平(正脉冲）触发。SdRdSRQQCP时序逻辑电路-16-主要特点波形图（1）时钟电平控制。在CP＝1的时段内，R，S可改变（影响）输出状态；CP＝0的时段内，状态保持不变。而基本RS触发器在任何时候都可改变（影响）输出。CPRSQQ不变不变不变不变不变不变置1置0置1置0不变（2）R、S之间有约束，不能同时有效（为1）。时序逻辑电路-17-SR&G1DCPQQ&G2&G4&G311=12.同步D锁存器触发方式:高电平(正脉冲）特点：只有一个输入端，用于锁存1位数据。CPDQn+10×Qn逻辑状态表111100CP=1时，Qn+1=QnCP=0时，特性方程（动态）Qn+1=D1=时间相关０×Qn新的输出与输入和原输出的关系0101110010101011时序逻辑电路-18-13.3.3正边沿触发的D触发器边沿触发：输入信号仅在一个时间点上（上升沿↑或下降沿↓）可改变（影响）输出。电平触发：输入信号在一个时段内(高电平或低电平）可改变（影响）输出。正边沿触发：上升沿触发↑负边沿触发：下降沿触发↓边沿触发器的分类：时序逻辑电路-19-DQnQn+1置1置0Qn+1=D特性方程触发方式：上升沿触发。Qn+1跟随D变化01010100011110触发器逻辑状态转换表正边沿触发的D触发器DSC1SDRDQQCPDR符号↑↑↑↑↑时序逻辑电路-20-CP已知正边沿↑触发的D触发器CP和D端的波形，试画出输出端Q的波形。DQQn+1=D0[例题]时序逻辑电路-21-14131211109874LS741234567VCC2RD2D2CP2SD2Q2Q1RD1D1CP1SD1Q1QGND141312111098CC40131234567VCC2Q2Q2CP2RD2D2SD1Q1Q1CP1RD1D1SDVSS(a)74LS74引脚排列图(b)CC4013引脚排列图集成边沿2-D触发器注意：CC4013的异步输入端RD和SD为高电平有效。CP上升沿触发时序逻辑电路-22-13.1.4负边沿触发的JK触发器Qn+1=JQn+KQnJK触发器的特性方程：()()()nnnnnnnnnnDJQKQJQKQJQKQJQKJQJKQKQnnnQKQJDQ1KJCP1CQQD&≥1≥1D触发器+逻辑门=J-K触发器CP下降沿时刻有效QQCP时序逻辑电路-23-JKQnQn+110011011101000110011011110Qn00000011Qn保持功能置1功能置0功能计数功能Qn+1跟随J变化Qn+1=JQn+KQnJK触发器逻辑状态表功能时序逻辑电路-24-符号JKQn+1功能00Qn记忆101置111Qn计数010置0JK触发器逻辑状态简化表随J变化Qn+1=JQn+KQn特性方程：对输入J，k的取值无限制条件JCPKRDSDQQ时序逻辑电路-25-QJKQn+1功能00Qn记忆101置111Qn计数010置0随J变化JKQn+1功能JK触发器逻辑状态简化表：波形图：CPRDKJ0时序逻辑电路-26-集成双JK触发器(a)74LS112的引脚图16151413121110974LS11212345678VCC1RD2RD2CP2K2J2SD2Q1CP1K1J1SD1Q1Q2QGND(b)CC4027的引脚图161514131211109CC402712345678VDD2Q2Q2CP2RD2K2J2SD1Q1Q1CP1RD1K1J1SDVSS①74LS112为CP下降沿触发。②CC4027为CP上升沿触发，且其异步输入端RD和SD为高电平有效。注意时序逻辑电路-27-推荐一个有用的网站••中国电子工程师的首选网站时序逻辑电路-28-JK触发器→D触发器JC1KDQQ1CP写出D触发器的特性方程，并进行变换，使之形式与JK触发器的特性方程一致：nnnnnDQQDQQDDQ)(1与JK触发器的特性方程比较，得：DKDJ电路图Qn+1=JQn+KQn下降沿触发的D触发器时序逻辑电路-29-JK触发器→T触发器T触发器：在CP时钟脉冲控制下，输入信号T＝0时，状态保持不变，T＝1时状态翻转。TTQQnnQQnn++11功功能能000000110011nnQQ1保保持持110011111100nnQQ1翻翻转转特性表逻辑符号TCP1TQQC11nnnQTQTQ时序逻辑电路-30-T触发器特性方程：1nnnnQTQTQTQ与JK触发器的特性方程比较，得：JTKT电路图JC1KTQQCPQn+1=JQn+KQnJ,K触发器特性方程：时序逻辑电路-31-JK触发器→T＇触发器T’触发器：每来一个时钟脉冲下降沿，状态就翻转一次。特性表逻辑符号CPQQC1QnQn+1功能0110nnQQ1翻转时序逻辑电路-32-T＇触发器特性方程：与JK触发器的特性方程比较，得：11JK电路图1JC11KT=1QQCPnnQQ1变换T＇触发器的特性方程：nnnnQQQQ111Qn+1=JQn+KQn时序逻辑电路-33-Q0Q0J0K0S0Q1Q1J1K1S1Q2Q2J2K2S21&010001000111Q0Q2Q1SDCP用JK触发器构成计数器1111110210131004011567JKQn+111Qn01000Qn101F0F1F27(1)F0每个下降沿都翻转（2）F1在F0为0状态时，下降沿到来翻转（3）F2在F0，F1均为0状态时，下降沿到来翻转。时序逻辑电路-34-HW13-1（p.320)13.3(数据锁存器波型）13.4（JK触发器波型）时序逻辑电路-35-触发器小结2.同步RS（CP输入R,S高电平有效3.同步D锁存器（CP）4.上升沿D锁存器（CP）5.下降沿JK（CP）D触发器T触发器T’触发器(无输入)1.基本RS(输入R,S低电平有效，(由与非门构成，也可由或非门构成),QQ互补（输入J,K不受约束）不能同时有效）不能同时有效）一个输入D=0，1时序逻辑电路-36-13.2时序逻辑电路13.2.2寄存器13.2.3计数器概述13.2.1时序逻辑电路的分析方法时序逻辑电路-37-时序逻辑电路的特点：由触发器和组合逻辑电路组成的。下一时刻的输出状态不仅与当前的输入有关，而且与当前的输出状态有关。所谓“时序”是指电路的状态与时间顺序有密切的关系，其波型图又叫时序图。时序逻辑电路分为：同步时序逻辑电路和异步时序逻辑电路。概述时序逻辑电路-38-电路组成、关系；组合逻辑电路:输出方程(输出与输入关系，静态关系）触发器：特性方程(新的输出与输入及原输出的关系）驱动方程（触发器输入与其他输入、输出的关系）13.2.1时序逻辑电路的分析方法驱动方程特性方程：各触发器的状态方程分析：状态方程+输出方程：列出逻辑状态表/画出时