02期末考试A卷标准答案及评分标准(EDA技术_06通信本)

《EDA技术》期末考试试题标准答案及评分标准一、填空题（本大题共10个小题，每题2分，共20分）1.自底向上自顶向下2..VHD.VWF.SOFJTAG3.FPGA4.实体结构体双短划线--5.CLK’ENENTANDCLK=’0’(ANDCLK’LAST_VALUE=’1’)6.名字关联位置关联7.进程子程序不能8.敏感WAIT9.101010.将设计实体的端口和目标器件的引脚对应起来二、选择题（本大题共10小题，每题2分，共20分）1.A2.B3.B4.D5.D6.A7.B8.D9.B10.D三、可编程逻辑电路设计（本大题共2小题，每题8分，共16分）1.ABCACDBCDBCCDACDBCDBD评分标准：与项每项0.5分，共4分；或项每项1分，共4分2.00011110000111100001111000011110000010010001101110111011111111111111111111111110111011101110F1F2F3F4由以上卡诺图可知，SRAM中各存储单元的内容为：地址内容地址内容地址内容地址内容00000000010011001000000011001100000100000101100110010000110110010010000001101110101001111101111100110110011110101011011111111110评分标准：每个单元的内容0.5分，共8分四、VHDL程序填空（本题共10分，每空1分）LIBRARYIEEE;USESTD-LOGIC-1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYCNT10ISPORT(CLK,RST,EN:INSTD_LOGIC;CQ:OUTSTD_LOGIC_VECTOR(3DOWNTO0);COUT:OUTSTD_LOGIC);ENDCNT10;ARCHITECTUREbehavOFCNT10ISBEGINPROCESS(CLK,RST,EN)VARIABLECQI:STD_LOGIC_VECTOR(3DOWNTO0);BEGINIFRST=‘1’THENCQ1:=(OTHERS=’0’);--计数器清零复位ELSIFCLK’EVENTANDCLK=’1’THEN--检测时钟上升沿IFEN='1'THEN--检测是否允许计数（同步使能）IFCQI9THEN_CQ1:=CQ1+1_;--检测计数值小于9则计数值加1ELSE_CQ1:=(OTHERS=’0’)_;--大于9，计数值清零ENDIF;ENDIF;ENDIF;IFCQI=9THEN_COUNT=’1’_;--计数大于9，输出进位信号ELSECOUT='0';ENDIF;_CQ=CQ1_;--将计数值向端口输出ENDPROCESS;ENDbehav;五、分析题（本大题共3小题，每题8分，共24分）1.and_gate的电路图为or_gate的电路图为顶层实体的外部端口为该工程实现的总的电路图为：评分标准：2.该程序的RTL电路为：3.VHDL程序为：LIBRARYIEEE;USESTD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYsantaimenISPORT();六、设计题（10分）LIBRARYIEEE;USESTD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYyiweimemISPORT(CNT:INSTD_LOGIC;CLK:INSTD_LOGIC;NUM:INSTD_LOGIC_VECTOR(7DOWNTO0);OUTPUT:OUTSTD_LOGIC);END;ARCHITECTUREbehvOFyiweimemISSIGNALMEM:STD_LOGIC_VECTOR(7DOWNTO0);BEGINPROCESS(CLK)BEGINIFCLK’ENENTANDCLK=‘1’THENIFCNT=’1’THENMEM=NUM;ELSEOUTPUT=MEM(0);FORnIN1TO7LOOPMEM(n-1)=MEM(n);ENDLOOP;MEM(7)=‘0’;ENDIF;ENDIFENDPROCESS;ENDbehv；