DSP-GPIO相关寄存器的设置最详细的一份资料了

每个通用I/O端口都受多路复用（MUX），方向（DIR），数据（DAT），置位（SET），清除（CLEAR），以及切换（TOGGLE）寄存器的控制。下面介绍这些寄存器的功能。GPxMUX寄存器（x=A,B,D,E,F,G）每个I/O端口都有一个MUX（多路复用）寄存器。这个寄存器用来在每个引脚（PIN）的外设操作及I/O操作之间进行选择。复位时所有通用I/O引脚都配置成数字I/O功能。任何一个引脚都可通过16位的多路复用寄存器GPxMUX进行外设或GPIO功能的设置：当GPxMUX.bit=0，相应的一个引脚配置成I/O功能；当GPxMUX.bit=1，相应的一个引脚配置成外设功能。GPxDIR寄存器（x=A,B,D,E,F,G）每个I/O端口都有一个方向控制寄存器。不论是将相应的I/O引脚配置成输入还是输出，都由方向寄存器控制。复位时，所有通用I/O引脚均配置成输入。当GPxDIR.bit=0，引脚配置成输入；当GPxDIR.bit=1，引脚配置成输出。在采用GPxDIR寄存器位将输入端口改变成输出端口之前，引脚的当前电平反映到GPxDAT寄存器中。当端口的方向从输入改变成输出时，GPxDAT寄存器的值用来确定引脚的电平。例如，如果引脚已经从内部上拉，则复位后上拉将致使GPxDAT寄存器对应位为1用于反映引脚的当前高电平。当端口的方向从输入改变成输出时，GPxDAT寄存器已经为1的位强迫该引脚为同一高电平。这样，在电平不变的情况下，引脚能够从输入转换为输出。GPxDAT寄存器（x=A,B,D,E,F,G）每个I/O端口都有一个数据寄存器，它是一个读/写寄存器。读入的该寄存器的值反映了输入限制后输入引脚当前的电平，写寄存器可设置输出引脚为相应的电平。当GPxDAT.bit=0，并且引脚设置为输出，则把引脚拉成低电平；当GPxDAT.bit=1，并且引脚设置为输出，则把引脚拉成高电平。GPxSET寄存器（x=A,B,D,E,F,G）每个I/O端口都有一个置位寄存器，它是一个只写寄存器，读为0。如果对应的引脚配置为输出，则向置位寄存器的该位写1，将对应引脚电平拉高。写0无效。当GPxSET.bit=0，无效；当GPxSET.bit=1，并且引脚为输出，则把对应引脚拉成高电平。GPxCLEAR寄存器（x=A,B,D,E,F,G）每个I/O端口都有一个清除寄存器，它是一个只写寄存器，读为0。如果对应的引脚配置为输出，则向清除寄存器的该位写1，将把对应引脚拉成低电平。写0则无效。当GPxCLEAR.bit=0，无效；当GPxCLEAR.bit=1，并且引脚为输出，则把对应引脚拉成低电平。GPxTOGGLE寄存器（x=A,B,D,E,F,G）每个I/O端口都有一个切换寄存器，它是一个只写寄存器，读为0。如果对应的引脚配置为输出，则向切换寄存器的该位写1，将把对应引脚拉成反向电平。即如果引脚输出是低电平，对相应的切换寄存器位写1，把该引脚拉成高电平；类似的，如果引脚输出是高电平，对相应的切换寄存器位写1，把该引脚拉成低电平。写0则无效。当GPxTOGGLE.bit=0，无效；当GPxTOGGLE.bit=1，并且引脚为输出，则把引脚拉成反向电平。GPAQUAL输入限制寄存器（x=A,B,D,E,F,G）每个I/O端口都有一个输入限制寄存器。用于生成采样限制信号。如图3.2所示，为了对信号进行限制，输入要与SYSCLKOUT同步，然后以GPxQUAL寄存器规定的周期进行采样。采样窗口为6个采样点的宽度，只有当所有6个采样点的采样相同时，输入才会发生改变。因为输入的信号是异步的，为了同步，在限制采样窗开始之前要有一个SYSCLKOUT的延时。注：（1）输入限制将忽略这个尖刺小脉冲。QUALPRD位域值限制采样周期，8位值范围为0～255。当QUALPRD为0时，无输入限制，此时，采样周期与SYSCLKOUT同步。对于任意一个“n”值，限制周期=2×n个系统时钟周期（SYSCLKOUT），即每2×n个系统时钟周期，GPIO引脚进行一次采样。当6个采样都为同一个值时，才可确定一个输入。（2）有输入限制时检测输入变化，输入必须稳定（5×QUALPRD×2）个SYSCLKOUT周期，以保证检测时6个采样点的采样相同。例如QUALPRD=1时，输入必须有10个或者10个以上的稳定的SYSCLKOUT周期，因为外部信号是异步驱动的，11个SYSCLKOUT周期宽度的脉冲可以确保可靠的识别。图3.3是GPIOA采样周期限制寄存器（GPAQUAL）的位结构及定义图。GPBQUAL，GPDQUAL和GPEQUAL寄存器的位结构及定义与GPAQUAL的位结构及定义完全相同。GPIOF及GPIOG端口不需要采样周期限制寄存器。