EDA技术实验1

首先完成2选1多路选择器的VerilogHDL描述首先参照预备知识和第5章给出的步骤，利用QuartusⅡ6.0完成2选1多路选择器的文本编辑输入(mux21a.v)和仿真测试等步骤，给出(mux21a.v)的仿真波形。【实验1程序1】modulemux21a(a,b,s,y);inputa,b,s;outputy;regy;always@(aorbors)beginif(s==1'b0)beginy=a;endelsebeginy=b;endendendmodule2选1多路选择器的VerilogHDL描述4.1.12选1多路选择器的VerilogHDL描述图4-3mux21a功能时序波形实验(1)实验目的：熟悉QuartusⅡ6.0的VerilogHDL文本设计流程全过程，学习简单组合电路的设计、多层次电路设计、仿真和硬件测试。(2)实验内容1：首先参照预备知识和第11章给出的步骤，利用QuartusⅡ6.0完成2选1多路选择器的文本编辑输入(mux21a.v)和仿真测试等步骤，给出(mux21a.v)的仿真波形。最后在实验系统上进行硬件测试，实际验证本项设计的功能。(3)实验内容2：完成多路选择器，把mux21a看成是一个元件，利用元件例化模块语句描述，并将此文件放在同一目录E:\muxfile中．以下是参考程序：【实验1】简单组合电路的设计(三选一电路)实验(3)实验内容2：moduleMUXK(a1,a2,a3,s0,s1,outy);inputa1,a2,a3,s0,s1;outputouty;wireouty;wiretmp;mux21au1(.a(a2),.b(a3),.s(s0),.y(tmp));mux21au2(.a(a1),.b(tmp),.s(s1),.y(outy));endmodule【实验1】简单组合电路的设计(三选一电路)KX康芯科技modulestimulus;parameterDELY=10;regIN0,IN1,IN2;regS1,S0;wireOUTPUT;MUXKmymux(IN0,IN1,IN2,S0,S1,OUTPUT);//Definethestimulusmodule(noports)always#(DELY)IN0=~IN0;always#(DELY/2)IN1=~IN1;always#(DELY/3)IN2=~IN2;initialbeginIN0=0;IN1=0;IN2=0;$display(IN0=%b,INI=%b,IN2=%b\n,IN0,IN1,IN2);S1=0;S0=0;#40$display(S1=%b,S0=%b,OUTPUT=%b\n,S1,S0,OUTPUT);S1=0;S0=1;#40$display(S1=%b,S0=%b,OUTPUT=%b\n,S1,S0,OUTPUT);S1=1;S0=0;#40$display(Sl=%b,S0=%b,OUTPUT=%b\n,S1,S0,OUTPUT);S1=1;S0=1;#40$display(S1=%b,S0=%b,OUTPUT=%b\n,S1,S0,OUTPUT);#10$finish;endendmodule实验按照4.4节的步骤对上例分别进行编译、综合、仿真。并对其仿真波形(图5-23)作出分析说明。图4-42仿真波形【实验1】简单组合电路的设计(三选一电路)实验(4)实验内容3：引脚锁定以及硬件下载测试。若目标器件是EPM7128SLC84-15，建议选实验电路模式5(附录2图F-17)，用键1(PIO0，引脚号为4)控制s0；用键2(PIO1，引脚号为5)控制s1；a3、a2和a1分别接clock5(引脚号为75)、clock0(引脚号为2)和clock2(引脚号为70)；输出信号outy仍接扬声器spker(引脚号为81)。通过短路帽选择clock0接256Hz信号，clock5接1024Hz，clock2接8Hz信号。引脚锁定窗如图4-43所示。最后进行编译、下载和硬件测试实验。【实验1】简单组合电路的设计(三选一电路)实验图4-43实验4-1引脚锁定【实验1】简单组合电路的设计(三选一电路)KX康芯科技引脚对应情况实验板位置三选一信号通用目标器件引脚名目标器件EPM7128S-PL84引脚号1、键1：S0PIO042、键2S1PIO153、输入a3CLOCK5754、输入a2CLOCK025、输入a1CLOCK2706、输出信号outySPKER81KX康芯科技可选择CLOCKC2作为“a1”的输入可选择CLOCKC0作为“a2”的输入可选择CLOCKC5作为“a3”的输入KX康芯科技可选择键1作为控制s0输入可选择键2作为控制s1输入KX康芯科技若键8、7为高电平进位“co”为‘1’和“so”为‘0’选择电路模式为“6”模式选择键实验【实验1】简单组合电路的设计(三选一电路)(5)实验报告：根据以上的实验内容写出实验报告，包括程序设计、软件编译、仿真分析、硬件测试和详细实验过程；给出程序分析报告、仿真波形图及其分析报告。(6)附加内容：根据本实验以上提出的各项实验内容和实验要求，设计1位全加器。首先用QuartusⅡ6.0完成例5.7给出一位全加器的Verilog描述，包括仿真和硬件测试。实验要求分别仿真测试底层硬件或门和半加器，最后完成顶层文件全加器的设计和测试，给出设计原程序，程序分析报告、仿真波形图及其分析报告。(7)实验习题：以此1位二进制全加器为基本元件，用例化语句写出8位二进制全加器的顶层文件，并讨论此加法器的电路特性。实验【实验2】触发器设计(1)实验目的：通过实验让读者掌握时序逻辑电路中的基本部件——触发器的VerilogHDL文本输入设计法，通过对设计电路的仿真和硬件验证，让读者进一步了解触发器的功能和特性。(2)实验内容1：(1)编辑下降沿触发的JK触发器源程序首先参照预备知识和第5章给出的步骤，利用QuartusⅡ6.0完成下降沿触发的JK触发器的VerilogHDL源程序和仿真测试等步骤。给出(jkff_v.v)的仿真波形。最后在实验系统上进行硬件测试，实际验证本项设计的功能，下降沿触发的JK触发器的VerilogHDL源程序jkff_v如下：modulejkff_v(j,k,prd,clr,clk,q,qn);inputj,k,prd,clr,clk;outputq,qn;regq,qn;always@(negedgeclrornegedgeprdorposedgeclk)beginif(~clr)beginq=0;qn=~q;endelseif(~prd)beginq=1;qn=~q;endelsecase({j,k})2'b00:beginq=q;qn=~q;end2'b01:beginq=0;qn=~q;end2'b10:beginq=1;qn=~q;end2'b11:beginq=qn;qn=~q;endendcaseendendmoduleKX康芯科技modulestimulus;regj,k;regclr,clk,prd;wireq,qn;jkff_vr1(j,k,prd,clr,clk,q,qn);initialclk=1'b0;//?clk???0always#5clk=~clk;//?5???????????initialbeginclr=1'b0;prd=1'b1;j=1'b0;k=1'b0;#17clr=1'b1;#3prd=1'b0;#22prd=1'b1;#5k=1'b1;#25k=1'b0;j=1'b1;#20j=1'b0;#20j=1'b1;k=1'b1;#40k=1'b0;#10j=1'b0;#20$finish;//????endinitial$monitor($time,Outputq=%d,q);endmodule参照第11章的步骤对上例分别进行编译、综合、仿真．并对其仿真波形图2作出分析说明。下降沿触发的JK触发器的仿真波形如图2所示。图2JK触发器的仿真波形(2)引脚锁定本实验选择的目标芯片为EPM7128SLC84-15，采用GW48EDA实验平台的实验电路结构No．6进行硬件验证。将输入信号clk、j、k、clr和prd分别锁定在EPM7128SLC84-15目标芯片的21、20、18、17和16引脚：将输出信号q和qn分别锁定在目标芯片的34和33引脚。对于GW48EDA系统实验平台，EPM7128SLC84-15目标芯片的21、20、18、17和16引脚分别接于实验电路结构No．6的高低电平输入按钮“键8clk”、“键7j”、“键6”k、“键5clr”和“键4prd”，作为信号输入；34和33引脚分别接于发光二极管“D8”和“D7”，用于显示输出q和qn的信号。KX康芯科技选择实验电路结构图6然后执行QuartusⅡ6.0的“Toll”→“Programmer”命令，将JK触发器设计文件下载到GW48上的EPM7128SLC84-15目标芯片中。KX康芯科技ByteBlaster[LPT1]JTAG后缀名.pof【实验2】触发器设计3、实验报告：根据以上的实验内容写出实验报告，包括程序设计、软件编译、仿真分析、硬件测试和详细实验过程；给出程序分析报告、仿真波形图及其分析报告。4、思考题参考JK触发器的设计过程，采用VerilogHDL文本输入设计法，设计上升沿触发的D触发器，并仿真和硬件验证设计结果。