3组合逻辑电路--集成(七)

3.3用中规模集成器件实现组合逻辑电路结束放映3.3.1用数据选择器实现组合逻辑电路3.3.2用译码器实现组合逻辑电路3.3.3用全加器实现组合逻辑电路3.3用中规模集成器件实现组合逻辑电路采用中规模集成器件实现组合逻辑函数1.方法及依据中规模集成器件都具有某种确定的逻辑功能，可以写出输出和输入关系的逻辑函数表达式。采用集成器件实现逻辑函数时，可以将要实现的逻辑函数表达式进行变换，使之尽可能地与某种集成器件的逻辑函数表达式类似。一般来说，使用数据选择器实现单输出函数；使用译码器和附加逻辑门实现多输出函数；对一些具有某些特点的逻辑函数，如输出信号为输入信号的相加，则采用加法器来实现。采用中规模集成器件设计组合逻辑电路既可省去繁琐的设计，也可以避免设计中带来的错误，以提高电路的可靠性。1.用具有n个地址输入端的数据选择器实现m变量的逻辑函数1).(m=n)2).(mn)3).(mn)2.利用译码器实现组合逻辑函数3.采用全加器实现组合逻辑函数2.要求掌握的内容例0试用八选一电路实现解：将A、B、C分别从A2、A1、A0输入，作为输入变量，把Y端作为输出F。因为逻辑表达式中的各乘积项均为最小项，所以可以改写为ABCCBABCACBAF7530),,(mmmmCBAF根据八选一数据选择器的功能，令1).(m=n)具体电路见图3-21：例3-5电路图D0=D3=D5=D7=1D1=D2=D4=D6=0S＝0）、、、（现函数用八选一数据选择器实例65321mF真值表miABCF000001001020101301114100051011611017111001101010CAB0001101101D0D1D2D6D4D3D7D5CAB00011011011111[解]：画出器件图，作出真值表对比…完成电路120niiiDmFFQA0A1D0D1D2D3ABCA2D4D5D6D7ENST例：用8选1数据选择器实现：F=AB+AB+AB2).(mn)FQA0A1D0D1D2D3ABCA2D4D5D6D7ENST当逻辑函数的变量数l大于MUX的地址输入端数n时，不能采用上面所述的简单方法。如果从m个输入变量中选择n个直接作为MUX的地址输入，那么，多余的(m-n)个变量就要反映到MUX的数据输入Di端，即Di是多余输入变量的函数，简称余函数。因此设计的关键是如何求出函数Di。确定余函数Di可以采用:1.代数法2.降维K图法3.扩展法3).(mn)【例1】试用4选1MUX实现三变量函数：CBABCACBACBAF解：①首先选择地址输入，令A1A0=AB，则多余输入变量为C，余函数Di=f(c)。②确定余函数Di。用代数法将F的表达式变换为与Y相应的形式：CABCBACBABACBABCACCBACBABCACBACBAFDAADAADAADAAY1)(301201101001=1.代数法将F与Y对照可得0,,,13210DCDCDD图2例2之逻辑图4选1MUXYA0A1D1D0D3D2EFABC11n变量的逻辑函数，可以用n维(即n变量)K图表示，也可以用(n-1)、(n-2)、…维K图表示，这种(n-1)、(n-2)、…维K图称为降维K图。降维的方法是在图(a)中先求出在AB各组取值下F与C变量之间的函数关系，然后将它们分别填入图(b)的降维K图中。从图(b)中看出，该K图中除了填0、1外，还填入了变量C，因此它又称为引入变量K图。如果选择4选1MUX的地址输入A1A0=AB，将图(c)所示Y的K图和图(b)F的K图相对照，则很容易求出多余函数：0,,,13210DCDCDD2.降维K图法1ABC000111100100111001AB0101CC0(a)(b)D0A1A00101D2D1D3(c)1ABC00011110010011100(d)FFYD3D2D1D0CBABCACBACBAF4选1MUXYA0A1D1D0D3D2EFABC11【例2】试用8选1MUX实现逻辑函数：)14,13,12,7,5,4,0(),,,(mDCBAF①画出F的四变量K图如图4-25(a)所示。图4–25例4-8在F之K图上确定Di1ABCD00011110000111001110111010001001ABCD0001111000011100111011101000100(a)(b)D0D2D6D4D1D3D7D5D0D1D3D2D4D5D7D6②选择地址变量，确定余函数Di。原则上，地址变量的选择是任意的，但选择合适了才能使电路简化。若选择A2A1A0=ABC，则引入变量为D。在图4-25(a)F之K图上，确定8选1MUX数据输入Di的范围，如图(a)中虚线所示。化简各子K图求得余函数为：D0=D,D1=0,D2=1,D3=D,D4=D,D5=0,D6=1,D7=D，函数F可表示为TmDDDDABCYF)1010()(其逻辑图如图4-26(a)所示。图4例2的逻辑图8选1MUXYA0A2D1D0D3D2D5D4D7D6A1FABCED118选1MUXYA0A2D1D0D3D2D5D4D7D6A1FACDEB1(a)(b)片1片2【例3】用8选1数选器实现函数F(A,B,C,D)=∑m(1,5,6,7,9,11,12,13,14)ABCDF0000000100100011010001010110011101000111输入输出ABCDF1000100110101011110011011110111101011110输入输出真值表3.扩展法用8选1数选器实现函数F(A,B,C,D)=∑m(1,5,6,7,9,11,12,13,14)扩展法:两片八选一实现ABCDF0000000100100011010001010110011101000111输入输出ABCDF1000100110101011110011011110111101011110输入输出真值表片2片1片3片3如何用四选一数选器实现上述函数F(A,B,C,D)=∑m(1,5,6,7,9,11,12,13,14)？F(A,B,C,D)=∑m(1,5,6,7,9,11,12,13,14)扩展法:4＋1五片四选一实现【例5】用8选1数选器实现函数F(A,B,C,D,E)=∑m(0,1,3,9,11,12,13,14,20,21,22,23,26,31)【解】作出F的卡诺图和降维图方案一方案二小结Ⅰ.数选器虽然实现组合逻辑函数十分方便，但仅限于单输出函数，而对多输出函数，则要用较多的资源器件Ⅱ.在变量数多且采用降维法时，选择那些变量作为记图变量是任意的，因而有不同的结果方案，因此必有“最佳方案”Ⅲ.降维时，不一定维数越少越好,因此必然存在一个“度”的把握问题，实质是可靠性和经济性的辨证处理。2．利用译码器实现组合逻辑函数一个n变量的完全译码器（变量译码器）的输出包含了n变量的所有最小项。用n变量译码器加上输出门，就能获得任何形式的输入变量不大于n的组合逻辑函数。例4-9用译码器实现一组多输出逻辑函数CABCCAFABCCBBAFACCBBAF321解该组多输出逻辑函数均为３输入变量，因此可选用3线-8线译码器实现。如CT54S138，在使能端均为有效电平的情况下，电路完成译码功能，输出与输入变量之间的关系为：的最小项。、、为输入变量，其中012AAAmmYiii第一步：将各函数写成最小项表达式，并进行变换。764317643176431376210762107621027541754175411YYYYYmmmmmmmmmmCABCCAFYYYYYmmmmmmmmmmABCCBBAFYYYYmmmmmmmmACCBBAF若将输入变量A、B、C分别加到译码器的地址输入端A2、A1、A0，用与非门作为各函数的输出门，即可实现该多输出函数的逻辑电路。第二步：分配变量，画逻辑图。CBABIN/OCT&76543210124STASTBSTC1&&F3F1&F2图4-2-24用译码器实现例4-9函数思考：如果译码器输出为高电平有效，该如何实现？例6利用3线－8线译码器产生一组多输出逻辑函数ABCCBCBAZBCAAZCBABCZCBABCACAZ43217012730123601262012250125101214012400120mAAAYmAAAYmAAAYmAAAYmAAAYmAAAYmAAAYmAAAY＝＝＝＝＝＝＝＝译码器的逻辑表达式74204765433731265431mmmmABCCBACBACBAZmmmmmBCAABCCABCBACBAZmmmCBABCAABCZmmmmCBABCACBACABZ74204765433731265431mmmmZmmmmmZmmmZmmmmZ74LS138A0A1A2S13S2S0Y2Y1Y3Y5Y4Y6Y7YCBA1Z4Z3Z2Z1对比书上P143例4－9体会本题用一片138（3－8线）译码器和4个与非门便实现了4输出函数！若用数选器，则需要4片151数选器（8选1）。再次说明译码器适宜多输出函数而数选器适宜单输出函数！74LS138实现全加器设A=A2、B=A1、CI=A01iii1iii1iii1iiiiCBACBACBACBAS1iii1iii1iii1iiiiCBACBACBACBAC=Y1Y2Y4Y7=Y3Y5Y6Y774LS138VCCGNDA0A1A2S1S2S3Y7Y6Y5Y4Y3Y2Y1Y0&&SCOCIBAS1S2s=Y1Y2Y4Y7c=Y3Y5Y6Y73．采用全加器实现组合逻辑函若某一逻辑函数的输出恰好是输入代码所表示的数加上某一常数或另一组输入代码，可用全加器实现。依题意：余3BCD码是在8421BCD码的基础上加上常数3(0011)，因此可采用4位全加器，8421BCD码作为一组数据输入，另一组输入端接入常数(0011)，输出F3～F0即为余3BCD码，从而实现了码制的转换。例4设计将8421BCD码转换成余3BCD码的码制转换电路。∑ABC03PF0F1D103QF2CI03F3∑CO图4-2-25用全加器实现例4-10电路例4-11用全加器实现两个１位8421BCD码十进制加法运算。解题指导1位8421BCD码十进制数由4位二进制码组成，加法运算时是“逢十六进一”，而十进制数相加是“逢十进一”，二者之间进位差6。当十进制数需发生进位时，8421BCD码的4位二进制数还差6才能使最高位发生进位；反之，如果8421BCD码产生了进位，本位结果（和数）比十进制数也差6。因此，在计算结果中应加6进行修正。解根据分析，当8421BCD相加有进位信号产生时，或和数在10～15之间时，应产生修正控制信号F，完成加6修正。1323151413121110FFFFCOmmmmmmCOF∑AB30PF0F130QF2CI30F3∑CO图4-2-26用全加器实现两个8421BCD码加法84218421被加数加数∑30P1230Q4CI308∑CO842184211&&&F进位和相加修正判别修正1323151413121110FFFFCOmmmmmmCOF