第三章 现代集成工艺制程

第三章现代集成工艺制程§3-1当代微电子技术的技术进步在过去的二十年中，集成电路制造技术取得了巨大的成就，主要的技术驱动来自集成电路的集成度不断攀升。集成电路集成度的不断攀升，所面临的突出技术瓶颈是集成化器件特征尺寸的下降。小尺寸引发出诸多小尺寸效应，学者们为解决或抑制诸多效应进行了若干研究及工艺尝试，形成了极具超大规模深亚微米层次特征的平面集成工艺技术。集成电路制造技术发展迅速，突出表现在集成电路的集成度由单位晶圆片器件管芯数小于30（枚）的小规模（SSI-SmallScaleIntegrate）集成电路增长至器件管芯数为103（枚）的中规模（MSI-MediumLargeScaleIntegrate）集成电路、器件管芯数为103到105（枚）大规模集成电路（LSI-LargeScaleIntegrate）和器件管芯数为105（枚）到109的超大规模集成电路（VLSI-VeryLargeScaleIntegrate），乃至今天的甚大规模（ULSI-UltraLargeScaleIntegrate-或称之为特大规模集成电路）集成电路。§3-2当代超深亚微米级层次的技术特征在较长的一段时间内，ULSI（甚大规模）集成电路面对极高的速度(皮秒级的延时)和低压、超低功耗或称微功耗（对于高密度移动式集成系统，降低功耗是极为重要的。）响应产生出一系列深亚微米（DSM）、甚至进入超深亚微米（VDSM）层次的技术问题[40]。深亚微米、超深亚微米（或称之为亚0.1微米）级的图形转换技术（即通常所说的光刻技术。这里之所以称其为图形转换技术，是因为面对深亚微米级的光刻环节，其曝光和刻蚀都分别面对横向效应的制约。），将有常规光、X光或电子束、离子束的无掩模直写技术。每一种技术都有一系列的高层次技术难题需要解决。§3-3超深亚微米（VDSM）层次下的小尺寸效应超深亚微米（VDSM）层次下的小尺寸效应也被称为超深亚微米MOSFET特征效应。研究超深亚微米、小尺寸效应的过程，就是不断提高超深亚微米集成化MOSFET的特性和电路的集成度的过程。超深亚微米、小尺寸效应正是因为集成化器件的器件体尺寸急剧缩小而引发的。超深亚微米（VDSM）层次下的小尺寸效应主要有：§3-3-1热载流子退化效应热载流子退化效应即是前面所提到的热载流子退化-闩锁复合效应（或简称为热电子效应）。热载流子退化效应是发生在MOS器件的沟道极短的情况下。当器件的沟道长度极短时，而以漏源电压VDS的衡定为前提，使高电位漏端的局部电场急剧增强。称此时获得大量动能的电子为热电子。热电子通过碰撞电离而产生次级电子-空穴对。§3-3-2短沟道效应集成化器件的小型化是ULSI发展的方向。由于超微细加工技术，特别是高分辨率电子束及X射线直写刻蚀技术的发展，使集成化场效应晶体管的沟道长度已锐减到0.5微米（亚微米）以下，正是这种亚微米尺寸的线条宽度使VLSI（超大规模集成电路）显现出诸多不同于分立器件或大尺寸（由小规模到大规模均属于大尺寸范畴）集成化器件的特征。这是因为，随着沟道长度的减小，沟道区的二维电势分布和强电场使器件工作更为复杂化，并且使器件性能变坏。应当消除这些效应，或使之减至最小，从而使几何上的短沟道器件保持着长沟道器件所应有的特性。短沟道效应主要由以下几个子效应构成：（1）沟道长度调制效应；（2）阈值电压短沟效应；（3）阈值电压窄沟效应；（4）漏极感应势垒降低（DIBL）效应；（5）沟道杂质分布起伏效应；§3-3-3漏、源穿通效应当漏结的耗尽区连通（即YS+YD=L）时，源和沟道之间的势垒显著地降低，注入沟道的电子浓度n很大，并且以漂移的方式通过源和漏之间的空间电荷区。§3-3-4载流子速度饱和效应迄今为止，我们一直假定沟道电子的迁移率与沿沟道方向的电场ξy无关，即假定沟道内ξy总是比速度饱和的临界场强ξC低的多。事实上，对于一定的漏、源偏压VDS（例如：5V工作电压标准），随着器件沟道长度L的减小，沿沟道的场强ξy（y）增强，电子迁移率将和ξy有关，其漂移速度甚至饱和。在这种情况下，基于恒定迁移率的电流理论必须进行修正。§3-4典型的超深亚微米CMOS制造工艺这一节，我们将以一款可以代表当代超大规模、超深亚微米层次集成工艺结构特征的典型的CMOS集成电路来阐述现代超大规模集成电路的工艺制程。常规CMOS（又被称之为互补MOS）单元包含有二只MOS晶体管，一只P沟道MOS晶体管被作为负载器件、另一只N沟道MOS晶体管被作为驱动器件。显然，P沟MOS管和N沟MOS管必须基于同一半导体衬底。具体实现上，是将P沟（或N沟）MOS管置于衬底、将N沟（或P沟）MOS管置于反型高浓度区域（称之为“阱”）。通常，CMOS集成单元以“阱”的导电类型来称呼，故分为P阱CMOS和N阱CMOS。事实上，根据设计要求，还有双阱CMOS单元结构。§3-5超深亚微米CMOS工艺技术模块简介概括地讲，集成电路芯片的加工和制造过程是按照依据设计而特定的顺序构成工艺步骤，一步步地在硅基材料上实现有效的电学结构的过程。在较低集成度的集成电路（或称之为大尺寸集成电路）制造阶段，加工过程是相对简单的，以至于只需要四至五次的光刻和三至四次的掺杂，累计起来才十几道的加工工序。随着集成电路的集成度迅速地提高（或称进入了小尺寸集成电路制造阶段），集成电路的特征尺寸进入了深亚微米、乃至超深亚微米范畴。随之诱发出若干严重影响集成电路内部集成化器件电学特性的“小尺寸效应”。而抑制这些“小尺寸效应”，改善器件乃至电路的电学特性及系统特性，又逐步产生出若干特殊的、具有小尺寸集成电路制造技术特征的工艺技术，或称之为特征制造技术。这些特征制造技术具有较为鲜明的超大规模、小尺寸集成电路的芯片制造技术特征。由于其已经较为成熟、相对稳定，又被集成电路制造技术业界称之为超大规模集成电路制造技术模块。§3-5-1CMOS体结构中的隔离工艺模块局域氧化隔离（LOCOS-LocalOxidationSeparate）技术是MOS数字集成电路中的主流隔离手段。实现局域氧化隔离的工艺步骤见下图3-2所示。首先，在硅衬底上生长不太厚的二氧化硅引导层（或称为缓冲层）。称其为引导层的涵义在于随后用于引导局部区域衍生氧化物。接着，在二氧化硅引导层上淀积氮化硅保护层。随后进行的选择性刻蚀，将氮化硅保护层和二氧化硅引导层刻蚀掉，紧接着进行热氧化生长。氧化物介质的衍生仅会发生在硅的裸露区域。§3-5-2CMOS体结构中阱结构形成工艺模块在超大规模数字集成电路应用中，MOS器件集成化是最普通的选择，而CMOS（互补金属氧化物半导体集成电路结构-ComplememtaryMetal-Oxide-SemiconductorIntegratecircuitStructure）集成电路是大规模或超大规模数字集成电路的典型结构模式。CMOS集成电路基本单元结构模式中包含有P沟MOS和N沟MOS各一枚MOS场效应晶体管。PMOS场效应晶体管需要N型衬底，NMOS场效应晶体管则需要P型衬底。§3-5-3CMOS体结构中自对准硅化物形成工艺这里涉及到的硅化物（Silicide）特指硅与难溶金属所形成的化合物。现代CMOS工艺制程中使用硅化物，取其能够有效地降低表面接触区的接触阻抗及含杂多晶硅的串联电阻。能与硅形成良好的硅化物的难溶金属有：钛（Ti）、钨（W）、钴（Co）等金属元素。与其相对应所形成的硅化物形式为：TiSi2（硅化钛）、WSi2（硅化钨）和CoSi2（硅化钴）。目前使用较多的是自对准硅化物形成技术。§3-5-4小尺寸MOS器件轻掺杂漏技术小尺寸MOS器件的工艺实现，最大的威胁是“热载流子效应”。抑制“热载流子效应”的成功工艺技术手段被称之为“轻掺杂漏技术”[52][53][54]，或称之为“源、漏工程”。MOS器件中源区和漏区的制作看似简单，对于集成当器件特征尺寸等比例缩小、进入亚微米、深亚微米，乃至超深亚微米时，源和漏的边缘所诱发的电场效应将不可忽略。随着器件尺寸的大幅度减小，使得栅氧层更薄、沟道更短，源漏区线度的缩小又使得区域场强剧增。§3-5-5大规模集成电路多层互连技术现代超大规模集成电路中管芯的“特征尺寸”大幅度缩小，意味着片内集成的晶体管数量急剧增加。显然，硅晶圆片单层表面积已远远不能排列高密度的互连线、完成大面积的金属互连。因此，超大规模集成电路的金属互连通常要以多层互连来实现。例如：特征尺寸为0.18μm（属超深亚微米层次）的超大规模、高性能数字逻辑电路（如高档CPU）就要设置高达7至8层的金属互连。随之，多层互连引入的布局最优化问题、高密度布线所引起的噪声串扰及信号完整性问题、电极互连所诱发的寄生效应等等，已使多层互连跃升为影响大规模集成电路系统可靠性的重要因素，甚至会影响系统管芯的功能完整性。在超深亚微米层次下的互连中，布局拥挤、布局搜索提炼、轨道分配和搜索修补等技术都是针对多层、高密度互连所引发的弊端应运而生的。§3-5-6集成电路互连表面的平坦化技术由上一节的讨论我们知道了，“层间介质层”的平坦化技术是层间金属多层互连步线质量的重要保障。表示出未经平坦化的互连表面及多种平坦化技术实现效果的比较示意。图中所提到的平坦化技术是：“部分平坦化”、“局域平坦化”和“全局平坦化”三类。