八、旁路和退耦-1

EMCtheoryandapplication第8章旁路和退耦作用：可防止能量从一个电路传到另一个电路，进而提高配电系统的质量。涉及区域：电源和接地层、器件、内部电源连接。EMCtheoryandapplication退耦：去除从高频元件进入电源分配网络的射频能量。这些元件以一定的速度不停切换，同时消耗着同样速度变化的电能。退耦电容可以为器件和元件的直流电源提供局部本地化的能量来源，这对于抑制电路板上尖峰电流冲激的传播扩散至关重要。旁路：将来自元件或线缆耦合的无用射频噪声从一个区域移往别处。旁路不仅对于实现滤波（有限带宽）功能相当关键，而且对于设置交流分路器防止干扰进入敏感区域也是不可或缺的。储能：用于维持恒定的直流电压和电流，尤其是在元件所有管脚同时在接有最大容性负载的状态下切换时。也用于防止因元件dI/dt冲击而造成的电源跌落。电容常见的用法EMCtheoryandapplication电容的物理特性等效原理图ESLESRCEMCtheoryandapplication阻抗fCfLRZ2122等效串联电阻（ESR）是指电容器中能引起电阻性损耗的部分（金属电极板的分布电阻、内部电极与外端点的接触电阻等）。高频趋肤效应会使元件引脚的阻值升高，导致高频ESR要高于相应的直流ESR。等效串联电感（ESL）从原理上讲是无损耗的。电容器的ESL值应在满足器件封装内电流承载能力的前提下尽量小。为实现理想电容特性，电容器要有高电容C和低电感L，这样，其高频的总阻抗就不会升高。因此PCB上低阻抗退耦最好是通过电源平面和地平面结构实现，而不是通过分立器件。EMCtheoryandapplication类型电解电容钽电容陶瓷电容电容阵列大容值大尺寸低ESL和低ESR有效使用期短容值从1～1000µF封装尺寸属中小类ESL值范围很宽，有些型号的ESR很低容值很小封装尺寸小ESR很低可靠性与成本比最优陶瓷介质一个封装内有多个电容器ESL很低成本很高EMCtheoryandapplication能量储存逻辑器件状态切换时，理想情况下，退耦电容可以提供必须的电流，保证器件正常工作，双层板上使用退耦电容还可以抑制电源纹波tVICΔI是电流变化；ΔV是允许的电压变化（纹波）；Δt是切换时间EMCtheoryandapplication对突变电流，退耦电容有一定的响应特性，通常可以用电容器的电流供给能力来表征其频域阻抗响应特性，也就是时域的电荷传递能力，挑选电容大都以此为衡量尺度电源平面与地平面之间的低频阻抗直接对应着供电发生相对缓慢的变化时板上电压的变化程度外部供电变化较快时，该响应阻抗即对应板上电压波动对时间的平均值，如果阻抗很低，即便供电发生突变，器件也能得到较多的电流供给EMCtheoryandapplication高频阻抗标示着当供电发生较快变化时板上所能提供电流的能力大小假定有相同的电压突变，突变后最初始的几个纳秒时间内，电路板上100MHz以上的阻抗越低，其所能提供的电流量就越大EMCtheoryandapplication挑选旁路和退耦电容时，应该考虑的几个因素：自谐振频率：在频率低于自谐振频率点时，电容器具有电容特性，高于自谐振频点以后，因受引脚和引线影响，电容器开始表现出电感特性，电感特性削弱了电容器的退耦或滤除电源和地之间射频干扰的功能。介质材料：Z5U（钛酸钡陶瓷）：自谐振频率在1～20MHz范围，在频率高于自谐振频点后，该材料的性能开始下降，材料损耗明显增加，通常只能用于50MHz以下；NPO（钛酸锶）：温度特性好，高频特性较好，不能用于10MHz以下的退耦。EMCtheoryandapplication引脚电感：插装电容器和表面贴电容器EMCtheoryandapplicationEMCtheoryandapplication并联电容在出现反谐振效应的谐振点附近，并联后的阻抗要高于任一单独使用的电容器阻抗。在500MHz频点，并联电容器的阻抗与单个电容器的阻抗几乎一致。在120～160MHz范围，并联电容器的阻抗降低了约6dB。图两个电容器并联使用时的谐振效应EMCtheoryandapplication电源平面和接地平面用作退耦电容多层电路板结构带来的好处：可以设置整层的电源和接地平面。电源平面和接地平面间电容的计算：dAC电源和接地平面上的过孔带来的电感会使平面退耦电容达不到理论预期的效果EMCtheoryandapplication电源平面和接地平面作为退耦电容器时应注意：对于标准TTL及其他低速逻辑器件，分立的退耦器件可以省去，但前提条件是：电源平面和接地平面之间足够接近，通常要求间距小于0.25mm，在负载为高速器件时则推荐0.13mm。如果电源平面和接地平面电容器的自谐振频率刚好和其他所有分立电容器的自谐振频率相同，就会激发非常尖锐的谐振，导致宽频带退耦的性能被破坏。低速器件工作在PCB电源平面和接地平面结构的谐振频率之下，不会出问题，但现在的逻辑器件工作频率很容易就会接近甚至超过这一关键的谐振频点。EMCtheoryandapplication平面电容和分立电容器的联合效果EMCtheoryandapplicationEMCtheoryandapplication使用电源平面做退耦电容有助于在高频抑制RF噪声EMCtheoryandapplication嵌入式电容嵌入式电容技术的思想：叠层的邻近设置：叠层间电感大都小于1nH尽量不在电容和元件间布线叠层顺序位置的合理设计EMCtheoryandapplication嵌入式电容的生产工艺：采用间隔0.025mm介质的电源平面和接地平面结构嵌入式电容的特点：有效退耦频段可高达200～300MHz，高于此频率，需加分立式退耦电容电源平面和接地平面间距越小，退耦效果就越好电容值可依据面积除以间距乘以介电常数简单估算EMCtheoryandapplication布置退耦电容：对于信号边沿时间小于2ns的器件必须使用退耦电容。由于有DIP形式的引脚存在，过长的引脚及其电感必然限制了高频的性能和使用图改进型退耦电容——DIP安装方式EMCtheoryandapplicationVLSI等高速元件需要并联退耦，多组电容对，放置在VLSI元件四周的电源管脚和地管脚之间，通常将0.1µF的电容和0.001µF的电容并联使用在50MHz以下的系统退耦，如果时钟频率更高，则需使用0.01µF电容和100pF电容的并联组合。ICIC这是一种不好的放置方法当电路要求电流流到一个平面时，要通过一个过孔，经过一段印制线，通过电容，再回到另一布线，还要经过孔，才到达另一个平面，其回路面积大，总电感量也大。连向平面的过孔EMCtheoryandapplicationICIC这是一种较好的放置方法电容和元件共用一个过孔电路的总电感包括一段印制线（有一定电感）和过孔的常用于电容位置与元件非常接近的情形这是一种改善的放置方法回路面积及电感得以最小化平面连接阻抗小于连线阻抗建议在极高密度的电路设计中采用EMCtheoryandapplication单层板和双层板的装配电源地器件电源/地管脚位于中部时，退耦电容的最佳摆放位置器件电源/地管脚位于对角位置时，退耦电容的最佳摆放位置图电源线的推荐布线方式，对于单层板和双层板效果最佳电源地IC退耦电容图常用的电源线布线方式，对于单层板和双层板效果很差EMCtheoryandapplication贴装焊盘：为得到良好的高频特性，要使用多个过孔和宽短线连接技术，这些可以降低电感。如果能在焊盘上打孔，效果会更好。不好可以接受好最好EMCtheoryandapplication如何恰当选择电容器旁路和退耦PCB布局时，应预留足够的空间给高频RF退耦，应注意，要验证所选电容是否符合具体应用的要求，尤其是时钟发生电路，所有时钟谐波的主要成分都要被抑制，一般考虑到五次谐波，自谐振频率要高于所有这些频率为使旁路电容发挥最佳作用，其最小容量应根据流过的瞬态电流在其两端产生的压降的最大允许值来确定，元件工作在最大容性负载状态下时，这种压降会加剧。旁路容值可根据下式得到：VtIC式中，C是电容值；Δt是瞬态变化的经历时间；ΔV是允许的压降EMCtheoryandapplication信号线条的电容效应电容能改变信号沿速率，使由逻辑状态由0向1跃变的信号沿变得平缓图典型时钟信号图带有容性负载的时钟信号信号沿被延长或变慢是由电容的充放电引起的对信号沿跃变使用傅里叶分析，会发现此时减少了相当的RF能量EMCtheoryandapplication对信号整形用的电容值的计算方法一：trRtC3.0max信号沿速率（上升或下降沿中较快的一个）网络中的总电阻方法二：信号整形，要先确定滤波的最高频率，对于差分布线对，分别计算最大容值。tRfCmaxmax100EMCtheoryandapplication储能电容确保提供足够稳定的DC电压和电流，尤其是数字器件在最大容性负载状态下同时传送所有数据、地址和控制信号。元件的直流供电需要储能电容，用来降低RF调制对电源分配网络的影响，每两个LSI和VLSI元件需要一个储能电容，按如下规则放置：靠近供电连接器入口处连接子板、外设及辅助电路的电源端子附件大功率数字元件附件离电源输入端子最远的位置远离电源输入端子的元件高密度区域紧邻时钟产生电路EMCtheoryandapplication储能电容的工作电压应选在额定电压的50%，以防止电压波动时损毁电容器存储阵列的刷新电流很大，需要单独的储能电容来确保其正常工作。同样，VLSI元件管脚数目众多，管脚网格阵列模块具有高密度的管脚，都需要单独配备储能电容，尤其是所有信号、地址及控制管脚在最大容性负载条件下同时切换的情况注意，储能电容并不是越多越好，过多的电容会拉动大量电流，给供电施加不小的压力高技术、高速电路设计中，要想得到最佳的旁路和退耦效果，在选择电容器或电容器的组合时，必须考虑周全，诸如谐振、PCB上的布局、引脚电感、电源和接地平面的存在等EMCtheoryandapplication选择储能电容的步骤：确定电路板上预期的最大消耗电流（ΔI），假设所有逻辑门同时切换时，考虑到逻辑交叠引起的电源波动所带来的影响从器件工作角度出发，计算允许的最大电源波动（ΔV），乘以一定的安全系数，留出裕量计算出电路可接受的最大公共路径阻抗Zcm=ΔV/ΔI如使用了完整平面，可认为Zcm是电源和接地结构间连接的部分阻抗计算电源与PCB间连接线缆的阻抗，Zcable(=j2πfLcable)，将此数值加到Zcm上，确定电源线缆可以支持到多大频率（Ztotal=Zcm+Lcable），有f=Ztotal/2πZcable如果开关频率小于f，一切都好，反之，就要加储能电容。储能电容值为Cbulk=1/2πfZtotalEMCtheoryandapplication例：一款PCB有200个CMOS门，每次切换在2ns内，有5pF负载，电源电感是80nHAnsVpFtVGCI5.225)5(200VV200.008.05.220.0IVZtotalnHLcable80kHznHLZfcabletotalps15980208.02FZfCtotalps5.1221（最不利情况下的峰值波动）（根据噪声裕量）（PCB上常用的储能电容一般在4.7～100µF的范围）